第7頁共7頁“微電子概論”試題（一）答案1.(20分)名詞解釋(1)半導體：簡單劃分方法是按照導電能力劃分。通常將導電能力在導體與絕緣體之間的一類材料稱為半導體，其電阻率一般在10-4～109Ω·cm范圍。(2)非平衡載流子：非平衡狀態(tài)下超出平衡載流子濃度的那一部分載流子電子和空穴稱為非平衡態(tài)載流子，記為Δn和Δp。(3)pn結內(nèi)建電勢：處于平衡狀態(tài)下的pn結存在一個空間電荷區(qū)，導致空間電荷區(qū)兩邊中性區(qū)之間存在電位差，稱為內(nèi)建電勢。(4)雙極晶體管的特征頻率：隨著工作頻率的增加，共射極雙極晶體管交流電流放大系數(shù)β將會降低。使得β下降為1的頻率稱為雙極晶體管的特征頻率。(5)場效應器件的閾值電壓：使得場效應器件開始形成溝道時在柵極上所加的電壓稱為場效應器件的閾值電壓，記為VT(6)增強型MOSFET與耗盡型MOSFET：柵源電壓為零時不存在導電溝道，在柵極施加的電壓超過閾值電壓才能形成導電溝道的器件稱為增強型MOSFET。柵源電壓為零時已存在導電溝道的器件稱為增強型MOSFET。(7)EPROM與SRAM：EPROM表示可擦除可編程只讀存儲器（ErasableProgrammableROM，EPROM），掉電以后，存儲的數(shù)據(jù)保持，可以通過紫外光照方式擦除，通過編程器寫入數(shù)據(jù)，通常，寫入數(shù)據(jù)前需要先擦除；SRAM代表靜態(tài)隨機存儲器（StaticRAM），加電后可以隨機讀寫存儲器內(nèi)容，只要不掉電，存儲器內(nèi)容會一直保持，掉電后數(shù)據(jù)丟失的存儲器。其特點是訪問速度快，無需刷新。(8)IP核與IP軟核：IP核指一種預先設計好并且經(jīng)過驗證具有某種確定功能，能夠在設計中復用的集成電路部件。IP軟核是以HDL文本的形式提交給用戶的IP核，通常采用較高的抽象層次描述功能，經(jīng)過設計優(yōu)化和功能驗證，并提供電路實現(xiàn)指導。(9)Fabless公司與Chipless公司Fabless公司指沒有自建加工廠，而是通過代工廠進行芯片加工的集成電路設計公司。Chipless公司指不提供芯片實物，提供IP核或者協(xié)議授權之類集成電路產(chǎn)品的集成電路設計公司。(10)單片集成電路（MonolithicIC）與混合集成電路（HybridIC）單片集成電路（MonolithicIC），又稱半導體集成電路，是指所有電子元器件在同一半導體材料上制作完成的集成電路?；旌霞呻娐罚℉ybridIC）是多個同種或者不同質(zhì)材的電子元器件貼裝在同一基板上，通過薄膜/厚膜連接的集成電路。2.(10分)(1)為什么本征半導體中空穴濃度等于電子濃度，并且本征載流子濃度隨著溫度的升高而急劇增加。(2)如何形成n型半導體？以n型半導體為例，說明什么是多數(shù)載流子和少數(shù)載流子？答：(1)本征半導體中由于熱激發(fā)作用使得價帶中的價電子躍遷到導帶成為自由電子，同時在價帶產(chǎn)生一個導電空穴，這就是說本征半導體中自由電子和空穴是成對產(chǎn)生的，因此空穴濃度等于電子濃度。隨著溫度的升高，熱激發(fā)作用更加劇烈，使得本征載流子濃度隨著溫度的升高而急劇增加。(2)在本征半導體中摻入施主雜質(zhì)原子就可以形成以電子導電為主的n型半導體。半導體中存在電子和空穴兩種載流子。通常這兩種載流子的濃度并不相等。濃度較高的載流子稱為多數(shù)載流子，濃度較低的載流子稱為少數(shù)載流子。對n型半導體，只要摻入的雜質(zhì)濃度不是太高，在室溫下，每個施主雜質(zhì)原子就能提供一個電子，而施主雜質(zhì)原子本身成為帶正電的雜質(zhì)離子。由于摻入施主雜質(zhì)原子只提供電子，并不會同時提供空穴，使得n型半導體中導電電子濃度明顯多于空穴濃度。因此n型半導體中自由電子是多數(shù)載流子，空穴是少數(shù)載流子。3.(10分)(1)什么是pn結擊穿？(2)對比說明雪崩擊穿和隧道擊穿的機理和特點。答：(1)pn結的反向電流基本保持不變。但是當反偏電壓絕對值達到一定值時，隨著反偏電壓絕對值的增大出現(xiàn)反向電流急劇增加的現(xiàn)象，稱為pn結擊穿。(2)雪崩擊穿：反向偏置下，隨著反向偏壓的增加，勢壘區(qū)中電場會變得很強，使得電子和空穴在電場加速作用下具有足夠大的動能，與勢壘區(qū)內(nèi)原子發(fā)生碰撞時能把價鍵上的電子碰撞出來成為導電電子而同時產(chǎn)生一個空穴。新產(chǎn)生的電子、空穴在強電場加速作用下又會與晶格原子碰撞轟擊出導電電子和空穴……，這種載流子數(shù)迅速增加的現(xiàn)象稱為倍增效應。如果這種連鎖反應能夠無休止的發(fā)生，好比雪崩一樣，就會引起電流急劇向“無限大”增加，表現(xiàn)為擊穿。這種由于碰撞電離發(fā)展為“雪崩”導致的擊穿現(xiàn)象稱為雪崩擊穿。隧道擊穿：在一定的反偏電壓下，pn結能帶圖呈現(xiàn)如下圖所示特點，即ｐ區(qū)價帶頂高于ｎ區(qū)導帶底，這時ｐ區(qū)價帶電子與ｎ區(qū)導帶處于同一能量水平。然而，由于中間隔有禁帶，對應存在一個深度為L的勢壘，使ｐ區(qū)價帶電子不能直接到達ｎ區(qū)導帶成為自由電子。但是根據(jù)量子力學中的隧穿機理，ｐ區(qū)價帶電子不需要外界提供附加能量，就能夠具有一定概率沿水平方向穿過禁帶到達ｎ區(qū)導帶，成為自由電子，參與導電。當隧穿效應達到一定程度后，導致ｎ區(qū)導帶出現(xiàn)大量自由電子，使電流急劇增大，表現(xiàn)為擊穿，稱為隧道擊穿。雪崩擊穿的溫度系數(shù)為正，即溫度增加，擊穿電壓增大。而對隧道擊穿，其溫度系數(shù)為負。4.(10分)下圖是長溝道增強型N溝MOSFET晶體管ID－VDS輸出特性曲線(1)在圖中標識出截止區(qū)，(2)在VG=4V的曲線上標示出線性區(qū)、過渡區(qū)、溝道夾斷點、飽和區(qū)、擊穿區(qū)。答：見下圖5.(10分)下圖是一個CMOS反相器電路圖以及相應的集成電路芯片剖面圖。(1)在剖面圖中標識出輸入和輸出端口in和out的位置，以及n阱、NFET、PFET、柵、源、漏區(qū)域。(2)列出與該剖面圖對應的工藝流程答：(1)見下圖(2)主要工藝流程為：p型硅襯底圓片－生成n阱－生長場氧（確定有源區(qū)）－生長柵氧化層和制作（多晶硅）柵電極－制作pMOS晶體管－制作nMOS晶體管－生成引線接觸孔－形成互連線－形成表面鈍化層。6.(10分)(1)說明平面工藝中“選擇性摻雜”的含義和作用。(2)說明雙極工藝中“pn結隔離”與“溝槽隔離”的特點以及工藝實現(xiàn)流程。答：(1)平面工藝中“選擇性摻雜”是指通過氧化、光刻、摻雜工藝，在半導體材料中局部區(qū)域?qū)崿F(xiàn)摻雜。只要控制“選擇性摻雜”中的雜質(zhì)類型和雜質(zhì)濃度，通過“補償”作用，就可以改變半導體材料局部區(qū)域的導電類型，形成pn結。半導體器件生產(chǎn)過程中就是通過多次“選擇性摻雜”形成最終的晶體管和集成電路結構。(2)“pn結隔離”與“溝槽隔離”晶體管結構剖面圖如下所示：生長外延層后通過“氧化、隔離光刻、隔離摻雜”完成一次選擇性摻雜就完成pn結隔離。因此pn結隔離工藝簡單。但是由于隔離結深要穿透外延層導致橫向擴散嚴重以及基區(qū)與隔離墻之間要求一定的間距，使得pn結隔離芯片面積較大。反偏pn結本身存在一定泄漏電流，使得隔離效果不太理想。生長外延層后通過“刻蝕溝槽、在凹槽的底面和側面生長氧化層、采用SiO2或者多晶硅填充凹槽、表面平坦化”就完成溝槽隔離。因此溝槽隔離工藝相對復雜，成本較高。但是溝槽隔離芯片面積較小，同時提高介質(zhì)隔離的效果也優(yōu)于pn結隔離。7.(10分)以框圖形式簡要說明典型運算放大器的基本組成，并說明模擬集成電路中的“電路”設計特點。答：典型運算放大器基本組成如下圖所示，包括差分輸入級、中間放大級、輸出驅(qū)動級和偏置電路4部分。其中，偏置電路為放大器提供參考電流；差分輸入級輸入信號，進行初步放大，并具有抑制共模信號能力；中間放大級，具有較高放大倍數(shù)；輸出驅(qū)動級用于輸出驅(qū)動，具有較大電流驅(qū)動能力。模擬集成電路設計特點：模擬集成電路處理的信號是連續(xù)變化的模擬量電信號，除輸出級外，電路中的信號電平值較小，其器件多工作在小信號狀態(tài)，器件參數(shù)誤差會帶來較大的電路性能偏差，在設計中通常要針對不同模塊電路要求精心設計器件參數(shù)，有需要還要預留修調(diào)電路，在版圖設計中要考慮版圖對稱、啞元設計等，確保對稱電路的一致性。8.(10分)簡要說明專用集成電路設計中下面幾種設計方法的含義和特點：(1)門陣列設計方法；(2)可編程邏輯陣列設計方法；(3)可編程邏輯器件設計方法；答：(1)門陣列設計方法；門陣列是一種半定制集成電路實現(xiàn)方式，由晶體管作為最小單元重復排列而成，其設計使用半導體門陣列母片，根據(jù)電路功能和要求用掩膜版將所需的晶體管連接成邏輯門，進而構成所需要的電路。(2)可編程邏輯陣列設計方法；可編程邏輯陣列PLA是一種半定制集成電路實現(xiàn)方式，采用門陣列方式作為母片結構，通過對陣列連接關系編程修改實現(xiàn)邏輯功能，進而實現(xiàn)特定電路功能。(3)可編程邏輯器件設計方法；可編程邏輯器件PLD是一種半定制集成電路實現(xiàn)方式，采用多功能邏輯陣列宏單元構成陣列單元構建的可編程邏輯器件，分為EPLD和CPLD。9.(10分)(1)說明采用CAD技術完成模擬集成電路設計（直到版圖設計）的基本流程，并說明每一階段需要使用哪種類型的CAD軟件工具。(2)對比上述模擬集成電路設計流程，說明采用CAD技術完成數(shù)字電路系統(tǒng)設計的主要特點和差別。答：模擬集成電路設計（直到版圖設計）基本流程如圖：模擬集成電路設計過程中采用的CAD工具包括下述三大類軟件：設計輸入工具。用于協(xié)助設計電路原理圖以及每個元器件參數(shù)值，生成能夠進行模擬的電路網(wǎng)表。電路模擬工具。根據(jù)預期的電路功能和指標，通過仿真確定各元器件參數(shù)值或者在多種電路拓撲結構中選擇優(yōu)化方案，分析電路魯棒性與可靠性，仿真優(yōu)化功耗等指標。版圖設計工具。以通過模擬分析的電路網(wǎng)表為基礎，自動生成對應的電路版圖，或者提供便捷的版圖設計環(huán)境，協(xié)助手工版圖設計；完成版圖的設計規(guī)則檢查與LVS，生成版圖數(shù)據(jù)。(2)和模擬集成電路設計流程相比，數(shù)字集成電路設計自動程度更高，其輸入通常采用更高抽象層次、更高效的語言輸入方式，由于電路規(guī)模巨大，信號主要為二進制，其電路仿真更多采用邏輯運算，要求能夠支持大規(guī)模電路仿真，并支持從語言功能描述到電路網(wǎng)表多層次的仿真。數(shù)字電路多才用基于單元的半定制設計方式，其版圖設計基于時序完成單元的自動擺放，單元之間的互連等，該工作更多是由工程師編寫命令通過專用的EDA軟件按照給定要求自動完成?！拔㈦娮痈耪摗痹囶}（二）答案1.(20分)名詞解釋(1)非本征半導體：摻入有雜質(zhì)的半導體為非本征半導體，又稱為雜質(zhì)半導體。其導電性以一種載流子（電子或者空穴）為主。(2)載流子的遷移率：在電場不是很強的情況下，載流子的漂移速度與電場強度成正比，比例系數(shù)就是遷移率。(3)擴散電容：先以n區(qū)為例說明擴散電容的含義。pn結勢壘區(qū)邊界處少子濃度隨著pn結偏置電壓的變化而指數(shù)變化，導致n區(qū)中少子空穴分布隨之發(fā)生變化，即n區(qū)中少子空穴正電荷總數(shù)發(fā)生變化。由于電中性，n區(qū)中多子電子負電荷總數(shù)必然隨之發(fā)生相應變化。因此n區(qū)擴散區(qū)中正負電荷的數(shù)量將隨外加電壓發(fā)生變化，相當于是一種電容效應，稱之為擴散電容。對p區(qū)，情況類似(4)表征工藝水平的“工藝節(jié)點”：目前采用“工藝節(jié)點”表征集成電路按照摩爾定律發(fā)展水平的標志。其核心是描述工藝能夠?qū)崿F(xiàn)的最小尺寸。為了綜合表征最細線條和最小間距情況，規(guī)定以能夠刻蝕的最細“節(jié)距”的一半作為表征工藝水平的工藝節(jié)點標志。(5)集成電路的“3D封裝”：3D封裝又稱為疊層芯片封裝技術，是指在同一個封裝體內(nèi)的垂直方向疊放兩個以上芯片，呈現(xiàn)三維放置(6)溝道調(diào)制效應：溝道夾斷后，隨著VDS的進一步增大，夾斷點不斷向源端移動。如果原始溝道不是很長，則隨著夾斷點向源端移動，有效溝道長度Leff將會變小，而夾斷點與源之間電位差保持VDsat不變，這就使得IDS略有增加，這種情況稱為溝道調(diào)制效應。(7)版圖設計規(guī)則：由于器件電學特性要求和工藝加工能力限制、成本等因素決定的在集成電路版圖設計時需要遵守的幾何圖形尺寸規(guī)范，它確定了集成電路工藝過程中對應的掩模版及其對應的版圖圖層幾何尺寸的設計要求，包括同一圖層內(nèi)部的圖形尺寸、圖形間間距、不同圖層之間的包圍與覆蓋尺寸要求等。(8)標準單元：是指面向集成電路設計，預先設計好的電路單元，由這些單元組成標準單元單元庫，每一個庫單元應包括的信息為：庫單元名稱、邏輯功能及邏輯圖、電路圖，版圖和延時特性等，集成電路在設計實現(xiàn)時使用EDA工具依據(jù)一定的算法調(diào)用這些單元，這樣可以避免從底層晶體管設計從而提高設計效率。(9)FPGA：現(xiàn)場可編程門陣列（Field-ProgrammableGateArray，F(xiàn)PGA）電路，是一種可編程邏輯器件，該類型器件預先完成芯片的加工制造，用戶通過編程重新構建芯片內(nèi)部器件互連，從而實現(xiàn)功能定義。(10)工藝模擬：是用戶給出集成電路制造過程中某一道工序或某一工序流程的工藝條件后，由工藝模擬程序模擬分析經(jīng)過該道工序或工藝流程后的工藝結果（主要是雜質(zhì)分布），并同時計算出有關電參數(shù)（如方塊電阻、結深、閾值電壓等）。2.(10分)(1)什么是“單邊突變結”？(2)如果減少輕摻雜一側的摻雜濃度，將導致pn結二極管的下述特性增大還是減?。ㄖ灰笳f明“增大還是減小”，不需要解釋）：耗盡層寬度、反向飽和電流、擴散電容、勢壘電容、擊穿電壓答：(1)p區(qū)和n區(qū)都是均勻摻雜的pn結稱為突變結。一邊的摻雜濃度遠大于另一側的突變結，稱為單邊突變結(2)如果減少輕摻雜一側的摻雜濃度，將導致pn結二極管的：耗盡層寬度“增大”反向飽和電流“增大”擴散電容“增大”勢壘電容“減小”擊穿電壓“增大”3.(10分)(1)說明雙極晶體管注入效率和基區(qū)輸運系數(shù)的含義。(2)說明提高雙極晶體管電流放大系數(shù)的主要途徑。答：(1)處于正向放大偏置狀態(tài)的雙極晶體管，發(fā)射極總電流IE中從發(fā)射區(qū)注入到基區(qū)的電流所占的比例稱為注入效率。注入到基區(qū)的電流中，能夠通過基區(qū)傳輸?shù)郊娊Y的電流所占的比例稱為基區(qū)輸運系數(shù)。(2)提高雙極晶體管電流放大系數(shù)的主要途徑為：(a)提高發(fā)射區(qū)的摻雜濃度。(b)減少基區(qū)的摻雜濃度。(c)減少基區(qū)寬度xb，這是提高電流放大系數(shù)最有效的方法。(d)提高基區(qū)少子的壽命，從而增大基區(qū)少子擴散長度Lnb。4(10分)下圖是四種MOSFET的轉(zhuǎn)移特性曲線，請說明每根曲線對應的器件類型（n溝或者p溝）以及工作模式（增強型或者耗盡型），并要求在圖中標示出閾值電壓和亞閾區(qū)。答：如下圖所示。特性曲線斜線部分延長與VGS軸的交點為其閾值電壓。對N溝器件，特性曲線上彎曲部分在VGS小于VT的部分為亞閾區(qū)。對P溝器件，特性曲線上彎曲部分在VGS大于VT的部分為亞閾區(qū)。5.(10分)(1)說明集成電路制造工藝中“擴散摻雜”的原理。(2)說明表征摻雜工藝的參數(shù)“方塊電阻”的含義。(3)說明“方塊電阻”在集成電路設計和制造中的作用。答：(1)室溫下固體中的擴散現(xiàn)象幾乎可以忽略不計。但是隨著溫度升高，擴散系數(shù)迅速增加，固體中的擴散現(xiàn)象明顯。生產(chǎn)中一般在1000～1200℃高溫下進行擴散，這時雜質(zhì)在晶片中擴散較快。當達到一定分布時迅速將溫度降至室溫，這時雜質(zhì)的擴散系數(shù)變得很小，擴散運動可以忽略，相當于使高溫下擴散過程中形成的雜質(zhì)分布被“凍結”而固定下來。因此擴散摻雜的基本原理就是“高溫擴散、室溫凍結”。(2)方塊電阻是表征擴散層中摻入雜質(zhì)總量多少的一個參數(shù)，指一塊正方形半導體材料對于從其側面流過的電流所呈現(xiàn)的電阻。(3)集成電路制造中方塊電阻是用于表征擴散摻雜情況的一個重要參數(shù)。在集成電路設計中一般采用某個摻雜區(qū)起電阻作用，版圖中電阻圖形的長寬比就等于阻值除以該摻雜區(qū)方塊電阻。6.(10分)下圖是常規(guī)pn結隔離集成電路中npn晶體管的版圖（版圖中未包括金屬互連線層次）和剖面示意圖(1)在版圖中標識出埋層、隔離、基區(qū)、發(fā)射區(qū)四個層次版圖。在剖面圖上標識出埋層、隔離墻、隔離島、基極、發(fā)射極、集電極。(2)說明與該剖面圖對應的工藝流程。答：(1)見下圖(2)主要工藝流程為：p-硅襯底片-制作埋層-外延生長-隔離摻雜-基區(qū)摻雜-發(fā)射區(qū)摻雜-刻蝕引線孔-淀積金屬化層-刻蝕互連線。7.(10分)繪制縱向pnp、橫向pnp晶體管剖面結構圖，并簡述其特性。答：縱向pnp管的結構如下圖左半邊所示。pnp管的p型發(fā)射區(qū)是利用npn管的p型基區(qū)兼容而成的，基區(qū)是原來的n型外延層，集電區(qū)為集成電路的p型襯底。該結構內(nèi)部的載流子沿著垂直方向運動，因此稱為縱向pnp管。這種pnp管的電流放大系數(shù)β不及npn晶體管，其集電區(qū)是整個電路的公共襯底，必須接到電路中的最低電位，在電路中它通常作為射極跟隨器使用。橫向pnp管結構如下圖右半邊所示，橫向pnp晶體管與npn晶體管工藝兼容，在擴散npn晶體管p型基區(qū)的同時，即可同時制作橫向pnp晶體管的p型發(fā)射區(qū)和p型集電區(qū)。β值相對較低，一般僅為十幾倍到二三十倍。橫向pnp管的優(yōu)點在于它在電路中的連接方式不受任何限制，缺點是結電容較大，特征頻率fT較低，一般為幾兆赫到幾十兆赫?？v向和橫向pnp晶體管結構示意圖8.(10分)簡要說明什么是只讀存儲器？從應用角度解釋掩膜ROM、PROM、Flashmemory的優(yōu)缺點及其常見應用場合。答：只讀存儲器是指其存儲的信息只能讀出而不能在常態(tài)下自由的更改的存儲器。只讀存儲器所存儲的數(shù)據(jù)穩(wěn)定，電源斷電時，其內(nèi)部存儲的信息不會丟失。掩膜ROM：存儲內(nèi)容由制造商在加工時寫入，用戶不能再編程，一般適用于存儲信息固定不變的場合。RPOM：可編程只讀存儲器，用戶可編程，根據(jù)實現(xiàn)特征可以分為熔絲型PROM，支持一次可編程，編程后無法改寫；EPROM，紫外線擦除可編程只讀存儲器，可多次編程，編程前需要通過紫外線照射進行擦除，封裝面有供紫外線照射的透明窗口，通常編程所需要的電壓較高，需專門編程器完成編程；EEPROM，電可擦除可編程只讀存儲器，可多次編程，通過加較高電壓完成擦除和編程。Flashmemory：也是一種可編程存儲器，采用非揮發(fā)性存儲技術，電源斷電后數(shù)據(jù)可以一直保存下去，是一種長壽命的非易失性存儲器，數(shù)據(jù)刪除不是以字節(jié)為單位的而是以固定的區(qū)塊為單位。9.(10分)(1)闡述什么是電路綜合？解釋電路綜合3個過程，并結合電路綜合過程說明約束和單元庫在集成電路設計中的作用。(2)結合數(shù)字集成電路特點，說明集成電路工藝角對時序的影響，分析不同工藝角（ff、ss）和時序分析的相互關系。答：（1）電路綜合是指設計人員使用高級設計語言對系統(tǒng)進行功能描述，在一個包含眾多結構、功能、性能均已知的邏輯單元庫的支持下，按照設計人員施加的約束將設計轉(zhuǎn)換成使用這些基本邏輯單元組成的邏輯物理結構實現(xiàn)。包括翻譯、優(yōu)化和映射3個過程：翻譯：讀入電路的RTL級描述，并將語言描述翻譯成相應的功能塊以及功能塊之間的拓撲結構。。優(yōu)化：根據(jù)所施加的時序、面積等約束，按照一定的算法對翻譯結果進行邏輯重組和優(yōu)化。映射：根據(jù)所施加的時序和面積約束，從目標工藝庫中搜索符合條件的單元來構成實際電路的邏輯網(wǎng)表。在實際過程中，優(yōu)化和映射通常一起進行。約束的作用是給出優(yōu)化的目標（通常是性能、功耗、面積等）和邊界條件，使用一組算法，在多種電路實現(xiàn)方式中按照約束的目標選擇合適的實現(xiàn)方案。單元庫為優(yōu)化過程提供用來計算電路指標性能的單元數(shù)據(jù)集。（2）集成電路器件性能參數(shù)在加工過程中會由于工藝的漲落而變化，工藝角是對這種工藝波動形成的參數(shù)波動的統(tǒng)計與邊界定義，對于工藝使得PMOS、NMOS性能都變差的情景，通常是亞微米以上工藝的性能最差場景（進入納米工藝，會有進一步細分變化），分析時序器件的建立時間，用來評估電路能夠確保達到的最大性能；對于工藝使得PMOS、NMOS性能都變好的情景，通常是亞微米以上工藝的性能最好場景（進入納米工藝，會有進一步細分變化），用來分析時序器件的保持時間，確保時序正確性?！拔㈦娮痈耪摗痹囶}（三）答案1.(20分)名詞解釋(1)本征半導體：沒有任何雜質(zhì)和缺陷的純凈半導體材料，其導電特性取決于材料本身的固有特征，因此稱這種半導體為本征半導體(2)pn結的勢壘區(qū)：平衡情況下的pn結，p區(qū)和n區(qū)交界面附近，由于存在明顯的載流子濃度梯度，p區(qū)中多子空穴向n區(qū)中擴散，留下帶負電荷的離化受主雜質(zhì)離子。n區(qū)中多子電子向p區(qū)中擴散，留下帶正電荷的離化施主雜質(zhì)離子。在p區(qū)和n區(qū)交界面附近p區(qū)和n區(qū)一側區(qū)域分別出現(xiàn)了負電荷和正電荷，稱之為空間電荷區(qū)。空間電荷區(qū)中存在的固定電荷必然形成電場，伴隨電場形成電位，結果使得n區(qū)電位高于p區(qū)，對應p區(qū)中電子的勢能高于n區(qū)中電子勢能，或者說n區(qū)中多子電子必須克服這個勢能壘才能到達p區(qū)，因此勢能壘所在的空間電荷區(qū)又稱為勢壘區(qū)(3)雙極晶體管的注入效率：處于正向放大偏置狀態(tài)的雙極晶體管，在發(fā)射極總電流IE中從發(fā)射區(qū)注入到基區(qū)的電流所占的比例稱為注入效率(4)MOSFET器件的亞閾電流：按照閾值電壓定義，柵壓VGS小于閾值電壓時表面未形成導電溝道，漏源之間電流IDS應該為0。實際上按照表面形成溝道的物理過程分析，VGS等于閾值電壓時，表面已經(jīng)為強反型。因此在表面達到強反型之前，必然經(jīng)歷有弱反型和反型階段，這時已具有一定導電能力，只是由于未達到強反型程度，導電能力較弱，但是還是有微弱電流流過。這種在VGS低于閾值電壓時的溝道電流稱為亞閾電流。(5)MOSFET的LDD結構：為了克服MOSFET中存在的熱載流子注入效應，目前MOSFET器件結構中廣泛采用輕摻雜漏結LDD（LightlyDopedDrain）結構。這種結構的漏區(qū)np結包括兩個區(qū)域：在通常重摻雜深結漏區(qū)與溝道之間增加一個輕摻雜淺結，MOS器件工作于飽和區(qū)時，該區(qū)域全部成為耗盡層，可以減小勢壘區(qū)中的橫向電場，從而能夠有效減弱熱載流子效應。重摻雜深結漏區(qū)有利于減小漏極串聯(lián)電阻。(6)FlipChip（倒裝焊）：FlipChip是采用“凸點”工藝，在通常芯片的pad鍵合區(qū)位置形成凸點焊球。封裝時將芯片“倒扣”在封裝底座上，通過“凸點焊球”實現(xiàn)芯片鍵合區(qū)與封裝底座的連接，因此又稱為倒裝焊技術。(7)等比例縮小技術：通過對集成電路工藝節(jié)點中相關的工藝數(shù)據(jù)，包括設計規(guī)則，進行等比例縮小，從而快速生成縮小后工藝節(jié)點包括版圖在內(nèi)的數(shù)據(jù)的設計技術。(8)統(tǒng)計模擬：又叫成品率分析，由元器件參數(shù)中心值及容差模擬電路響應的分散情況，進而預測參數(shù)成品率。(9)有比電路：指電路的上拉網(wǎng)絡和下拉網(wǎng)絡的不對稱，輸出電平的高低也就是電路的功能取決于上拉網(wǎng)絡和下拉網(wǎng)絡之比。(10)電子設計自動化（EDA）：是指集成電路設計方法，以大規(guī)模集成電路技術為設計載體，以硬件描述語言為系統(tǒng)邏輯設計的重要表達方法，以計算機、大規(guī)模集成電路的開發(fā)軟件及開發(fā)系統(tǒng)為設計工具，通過設計工具自動完成，用軟件的方法設計集成電路系統(tǒng)的一門新技術。2.(10分)(1)說明pn結中“擴散電容”和“勢壘電容”的含義。(2)pn結從反偏向正偏變化的過程中，“擴散電容”和“勢壘電容”分別增大還是減小？(3)為什么pn結等效電路中“擴散電容”和“勢壘電容”為“并聯(lián)關系”答：(1)pn結勢壘區(qū)邊界處少子濃度隨著pn結偏置電壓的變化而指數(shù)變化，導致n區(qū)中少子空穴分布隨之發(fā)生變化，即n區(qū)中少子空穴正電荷總數(shù)發(fā)生變化。由于電中性，n區(qū)中多子電子負電荷總數(shù)必然隨之發(fā)生相應變化。n區(qū)擴散區(qū)中正負電荷的數(shù)量將隨外加電壓發(fā)生變化，相當于是一種電容效應。對p區(qū)，情況類似。這種與少子擴散運動相聯(lián)系的電容效應稱為擴散電容。分析可得，擴散電容與直流工作點電流成正比。在pn結勢壘區(qū)，p區(qū)一側和n區(qū)一側分別存在帶負電荷的離化受主雜質(zhì)離子和帶正電荷的離化施主雜質(zhì)離子，p區(qū)一側負電荷和n區(qū)一側正電荷絕對值相等，整個勢壘區(qū)為電中性。隨著pn結偏置電壓的變化，勢壘區(qū)寬度隨之變化，導致p區(qū)一側負電荷和n區(qū)一側正電荷隨之變化。勢壘區(qū)電荷隨著外加電壓的變化而變化，相當于一種電容效應，稱之為勢壘電容。分析可得，勢壘電容與勢壘區(qū)寬度成反比，與平行板電容器類似(2)pn結從反偏向正偏變化的過程中，直流工作點電流隨之增加，因此導致“擴散電容”增加。pn結從反偏向正偏變化的過程中，勢壘區(qū)寬度不斷減小，因此導致“勢壘電容”隨之增加。(3)并聯(lián)電容的特性是等效電容存儲的電荷等于每個電容存儲電荷之和。對pn結，隨偏置電壓的變化，擴散電容與勢壘電容變化趨勢相同，或者說整個pn結中存儲的總電荷的變化等于擴散電容與勢壘電容存儲電荷變化之和，符合并聯(lián)電容的特點，因此pn結等效電路中“擴散電容”和“勢壘電容”為“并聯(lián)關系”。3.(10分)(1)為什么雙極晶體管的基區(qū)寬度必須遠小于基區(qū)少子擴散長度。(2)如果減少基區(qū)寬度，將導致雙極晶體管的下述特性增大還是減?。ㄖ灰笳f明“增大還是減小”，不需要解釋）：電流放大系數(shù)、特征頻率、基區(qū)穿通電壓、基區(qū)電阻答：(1)處于正向放大偏置狀態(tài)的雙極晶體管，注入到基區(qū)的少子電流在擴散通過基區(qū)到達輸出端的過程中會被復合掉一部分。如果基區(qū)寬度遠小于少子擴散長度，少子電流在擴散通過基區(qū)過程中復合很少，絕大部分均能擴散通過基區(qū)，到達集電區(qū)，成為輸出電流，起到電流傳輸作用。反之，若基區(qū)寬度遠大于少子擴散長度，注入基區(qū)的少子電流在擴散通過基區(qū)過程中基本全被復合，輸入端電流傳輸不到輸出端，起不到晶體管作用，雙極晶體管相當于只是兩個背靠背的二極管串聯(lián)。(2)如果減少基區(qū)寬度，將導致：(a)電流放大系數(shù)增大。(b)特征頻率提高。(c)基區(qū)穿通電壓減小。(d)基區(qū)電阻增大。4(10分)下圖是增強型nMOSFET結構圖以及輸出特性曲線(1)在結構圖中標識出器件源極S、漏極D、柵G、以及溝道區(qū)。(2)在VG=4V的曲線上標示出線性區(qū)、過渡區(qū)、和飽和區(qū)(3)基于電流傳輸物理過程，解釋為什么“線性區(qū)”中電流ID隨VDS增大呈現(xiàn)線性增加關系，而飽和區(qū)中隨著VDS增大，ID則基本不變。答：(1)(2)見下圖：(3)VGS為4V，大于VT，已形成溝道。用于VDS的影響，沿著溝道方向，溝道的截面積不相等，靠源端處溝道的截面積最大，沿溝道方向逐步減小，靠漏端處溝道截面積最小。若VDS很小，沿溝道方向溝道截面積不相等的現(xiàn)象很不明顯，溝道相當于一個截面積均勻的電阻，源漏電流ID隨VDS幾乎是線性增加，這就是線性區(qū)的情況。VDS增加到使漏端溝道截面積減小到零，稱為溝道“夾斷”，記這時VDS為VDsat。VDS進一步增加，VDS>VDsat，夾斷點P向源端移動，但是夾斷點與源之間的電位差保持為VDsat。如果原來溝道較長（稱為長溝器件），有效導電溝道長度減少可以忽略，而夾斷點與源之間的電位差保持不變?yōu)閂Dsat，因此通過溝道區(qū)的電流基本不變5.(10分)(1)以SiO2層上刻蝕窗口為例，簡述光刻和刻蝕工藝的作用與工藝步驟。(2)光刻工藝中什么因素對“工藝節(jié)點”水平高低起決定作用？答：(1)光刻的作用是通過光化學反應，將光刻版上的圖形轉(zhuǎn)移到光刻膠上。再通過刻蝕，將光刻膠上圖形完整地轉(zhuǎn)移到SiO2上，也就是在SiO2上刻蝕出形狀與光刻版上圖形完全相同的窗口。在SiO2層上采用常規(guī)光刻和刻蝕工藝刻蝕窗口的基本過程為：涂敷光刻膠（涂膠）-前烘–對準曝光–顯影–堅膜–刻蝕–去膠(2)表征工藝節(jié)點的標志是該工藝中能夠刻蝕的最細“節(jié)距”的一半。由于最細“節(jié)距”等于最細線條和最小間距之和。由于刻蝕能夠得到的最細線條和最小間距主要取決于對準曝光和刻蝕水平的高低。因此準曝光和刻蝕對“工藝節(jié)點”水平高低起決定作用。6.(10分)下圖顯示有n阱CMOS反相器的電路圖、版圖和剖面圖(1)請在剖面圖中標識出輸入和輸出端口in和out、NFET和PFET器件、以及柵、源、漏區(qū)域(2)列出與該剖面圖對應的工藝流程。答：(1)見下圖(2)主要工藝流程為：p型硅襯底圓片－生成n阱－生長場氧（確定有源區(qū)）－生長柵氧化層和制作（多晶硅）柵電極－制作pMOS晶體管－制作nMOS晶體管－生成引線接觸孔－形成互連線－形成表面鈍化層。7.(10分)簡述什么是互連線集總模型？什么是互連線分布式模型？隨著工藝發(fā)展，互連線對集成電路性能有哪些影響？答：在電路分析中，把一段互連線的寄生效應表征為一個電阻、電容、電感，元件之間的信號是瞬間傳遞的，這種理想化的模型稱為集總模型。在電路分析中，把一段互連線分割成若然小段，每段互連線的電氣參數(shù)分別采用集總模型來表征，把這若干級聯(lián)之后形成的模型看做一個分布式系統(tǒng)，從而形成互連線的分布式模型。隨著特征工藝尺寸的不斷縮小，互連線延遲在電路中占的比重越來越大，互連對性能的影響也越來越大，互連模型的準確性會極大影響電路實現(xiàn)效率，因此在納米尺度更多使用分布式模型。8.(10分)傳輸管邏輯電路有哪些缺點？如何改進？請采用傳輸管設計二選一多路選擇器，繪制其晶體管級電路圖，并闡述改進方法。答：當NMOS、PMOS單獨作為開關使用時，輸入信號加在MOS管的源極或者漏極，通過MOS管的關斷和導通來傳送信號，PMOS在傳輸“0”，NMOS在傳輸“1”時，會存在閾值電壓損失，從而使得傳輸信號電平會增高/降低，PMOS強1弱0，NMOS強0弱1。改進方法是將NMOS和PMOS并聯(lián)組合起來使用，形成傳輸門，從而避免閾值電壓損失。傳輸管設計二選一多路選擇器如下圖右所示，通過PMOS和NMOS的并聯(lián)組合，形成傳輸門，二選一的控制信號為S，接PMOS、NMOS的柵，兩個數(shù)據(jù)端D0、D1分別接輸傳輸門的輸入，輸出Y為二選一的結果。9.(10分)(1)對比自底向上設計方法和自頂向下設計方法的優(yōu)缺點，闡述其適用場合。為什么超大規(guī)模集成電路設計要采用并行交互式設計流程？(2)為什么說時序是現(xiàn)代數(shù)字集成電路設計功能正確的保障？試分析下圖UART時序報告，并依據(jù)時序分析報告計算該電路的最大運行頻率。UART時序分析報告答：自底向上設計方法：從底層設計開始先確定基礎單元，然后用基礎單元購進邏輯電路，最終形成系統(tǒng)。優(yōu)點：可以在系統(tǒng)設計確定前就開始底層設計。缺點：進行底層設計時，缺乏對整個電子系統(tǒng)總體性能的把握，在整個系統(tǒng)設計完成后，如果發(fā)現(xiàn)性能達不到預期目標，修改起來比較困難，設計周期較長。自頂向下設計方法：把整個系統(tǒng)看成是包含輸入/輸出端口的單一系統(tǒng)，對其進行體系結構設計和功能劃分，然后把整個系統(tǒng)分成若干個子系統(tǒng)，每個子系統(tǒng)再分成若干小的功能模塊……這種從頂層整體設計逐步細化到底層基本模塊設計的過程就是自頂向下的設計方法。優(yōu)點：先期確定系統(tǒng)架構，系統(tǒng)架構確定后就可以分解任務，并行作業(yè)，完成各個子系統(tǒng)的設計，效率較高，符合現(xiàn)代設計流程。缺點：流程之間是串行作業(yè)，后期發(fā)現(xiàn)設計問題，可能會導致從系統(tǒng)架構重新設計，從而導致幾乎所有工作重新進行。現(xiàn)代超大規(guī)模集成電路由于規(guī)模巨大，單純采用自頂向下或者自底向上的方法都難于完成，需要結合二者的優(yōu)點，形成交互式的設計方法，設計、驗證、物理設計、應用軟件并行進行，相互交織支持與驗證，從而提升設計效率?，F(xiàn)代集成電路設計基于EDA技術，而EDA技術支持較好的是同步電路，通過時序分析可以保障同步電路能夠按照要求的節(jié)拍同步工作，從而保證正確性。上述UART電路最大頻率為1/(6.2ns+0.18ns)≈156.7MHz?！拔㈦娮痈耪摗痹囶}（四）答案1.(20分)名詞解釋(1)空穴：由于熱激發(fā)，價鍵中有一部分價電子因為具有較大的熱運動能量，能沖破共價鍵的束縛成為一個自由電子，同時在該共價鍵上留下了一個電子空位，其作用等效為一個帶正電荷的“粒子”，稱為空穴。從能帶角度，上述產(chǎn)生載流子的過程相當于是價帶中價電子具有足夠能量越過禁帶到達導帶成為自由電子，價帶中缺少一個價電子等效為一個空穴(2)漂移電流與擴散電流：半導體內(nèi)部存在電場時，帶電載流子在電場作用下進行漂移運動，形成的電流稱為漂移電流。如果不存在電場，但是帶電載流子存在濃度梯度，在濃度梯度作用下產(chǎn)生載流子擴散運動，也會形成電流，稱之為擴散電流。(3)雙極晶體管的基區(qū)輸運系數(shù)：處于正向放大偏置狀態(tài)的雙極晶體管，注入到基區(qū)的少子電流中，能夠通過基區(qū)傳輸?shù)郊娊Y的電流所占的比例稱為基區(qū)輸運系數(shù)。(4)MOSFET器件的溝道調(diào)制效應：溝道夾斷后，隨著VDS的進一步增大，夾斷點不斷向源端移動。由于夾斷點與源之間電位差保持VDsat不變，如果原始溝道不是很長，則隨著夾斷點向源端移動，有效溝道長度Leff將會變小，使得漏極電流IDS略有增加，這種情況稱為溝道調(diào)制效應。(5)FINFET器件：常規(guī)MOSFET器件是一種平面結構器件，而FinFET中溝道區(qū)域凸起，三面均被柵極包裹，形狀類似魚的鰭，因此又稱為鰭形場效應晶體管(6)SOC與SIP：SOC是systemonchip的縮寫，代表系統(tǒng)芯片，表示在單個芯片上實現(xiàn)系統(tǒng)的功能。SIP是systeminpackage的縮寫，表示系統(tǒng)級封裝，就是將多種功能芯片，包括處理器、存儲器、FPGA等功能芯片集成在一個封裝內(nèi)，實現(xiàn)一個電路系統(tǒng)的完整功能。(7)分布式互連線模型：在電路分析中，把一段互連線分割成若然小段，每段互連線的電氣參數(shù)分別采用集總模型來表征，把這若干級聯(lián)之后形成的模型看做一個分布式系統(tǒng)，從而形成互連線的分布式模型，這種互連線參數(shù)表征方法稱之為分布式互連模型。(8)閂鎖效應：如圖所示的CMOS電路結構，NMOS管的源極、p型襯底與n阱之間構成寄生橫向npn晶體管；PMOS管的源極、n阱與p型襯底之間構成寄生橫向pnp晶體管?？紤]p型襯底電阻與n阱電阻，其等效電路如圖（b）所示。如果由于某種原因使兩個晶體管進入有源區(qū)工作，該電路會形成很強的正反饋。會使寄生雙極晶體管流過大電流，致使電路無法正常工作，這一現(xiàn)象稱做閂鎖效應。(9)SoC與IP：SoC，在一個芯片上完成系統(tǒng)級的集成，SoC是一個復雜的集成電路，它把一個完整的最終產(chǎn)品中的主要功能模塊集成到一塊單一芯片內(nèi)，通常含有一個或多個微處理器（CentralProcessingUnit，CPU），也可能增加一個或多個DSP（DigitalSignalProcessing）核，以及多個或幾十個外圍的特殊功能模塊和一定規(guī)模的存儲器（ROM/RAM）模塊，這些功能模塊作為IP（IntellectualProperty）核，通過復用設計技術，組合在一起，自成一個體系，并能夠獨立工作。IP，是滿足特定規(guī)范，并能在設計中復用的功能模塊。(10)BIST與DFT：BIST，內(nèi)建自測試（BuildInSelfTest，BIST）芯片內(nèi)部自建測試電路，完成電路的測試。DFT，DesignForTest，可測性設計，為了完成集成電路加工后的測試，對電路做的測試相關設計，通常包括可觀察性設計和可控制性設計?？捎^察性設計是指通過監(jiān)測芯片輸出信號變化，從而推斷芯片內(nèi)部節(jié)點的“0”“1”?？煽刂菩栽O計是指通過控制芯片的輸入信號變化，從而改變芯片內(nèi)部節(jié)點的“0”“1”值。當前可測性技術多數(shù)采用掃描鏈技術實現(xiàn)。2.(10分)(1)理想pn結單向?qū)щ娦杂惺裁刺攸c？(2)實際pn結直流I-V特性與理想pn結I-V特性有哪些差別？(3)哪些非理想因素導致實際pn結直流I-V特性與理想pn結I-V特性的差別？（只要說明導致特性差異的因素，不要求解釋。）答：(1)理想pn結單向?qū)щ娦员憩F(xiàn)為正向電流隨著正偏電壓的增加急劇增加，而反向電流很小，并且隨著反偏電壓絕對值的增加，反向電流基本不變。(2)實際的pn結反偏情況下不會出現(xiàn)“飽和”，隨著反偏電壓絕對值的增加，反向電流緩慢增加。正偏情況下只是在中等電流范圍實際電流基本與理想模型電流一致。小電流范圍，實際電流大于理想電流。較大電流范圍，實際電流小于理想電流。此外在較小和較大電流范圍，實際電流隨正偏電壓增加的趨勢小于理想情況。(3)實際的pn結反偏情況下電流大于理想電流，并且不會出現(xiàn)“飽和”，是因為勢壘區(qū)實際存在產(chǎn)生電流。正偏情況勢壘區(qū)實際存在復合電流，使得正偏小電流范圍，實際電流大于理性模型電流。正偏大電流情況下不再滿足理想模型的“小注入”條件，出現(xiàn)大注入效應，導致正偏大電流情況下實際電流小于理想模型電流。3.(10分)(1)雙極晶體管特征頻率與晶體管結構參數(shù)的關系如下式所示，說明分母括號中四項分別描述什么因素的作用？fT≈(2)結合上述表達式，說明提高雙極晶體管特征頻率的主要技術途徑答：(1)fT表達式分母中四項分別描述的是τe、τb、τd和τc，分別表示發(fā)射結勢壘電容充放電時常數(shù)、基區(qū)渡越時間、集電結渡越時間和集電結勢壘電容充放電時常數(shù)，(τe＋τb＋τd＋τc)為總延遲時常數(shù)，或稱為總渡越時間。(2)提高晶體管特征頻率fT的主要途徑是減小各個時常數(shù)，包括：(a)減小基區(qū)寬度，以減小基區(qū)渡越時間τb。(b)減小發(fā)射結面積AE和集電結面積AC，可以減小發(fā)射結和集電結勢壘電容，從而減小時常數(shù)間τe和τc。(c)減小集電區(qū)串聯(lián)電阻RC，也可減小τc。4(10分)(1)對于襯底為P-Si的增強型n溝MOS晶體管結構，柵源之間電壓從0開始不斷增大，直到形成導電溝道，P型Si表面狀態(tài)的變化經(jīng)歷哪幾個階段？(2)由此說明閾值電壓對應什么電壓？答：(1)隨著柵源之間電壓VGS>0，將經(jīng)歷下述幾個階段：①耗盡：柵極加一個小的正向電壓，使VGS>0，在柵氧化層中產(chǎn)生一垂直電場，使得柵氧化層下面的p型襯底表面帶正電的空穴被排斥離開表面，導致表面處