知識點和學習要求

組合邏輯電路是數字電路的兩大類別之一，是通用數字集成電路的重要品種，用途十分廣泛。通過本章學習應掌握：組合邏輯電路的分析和設計方法；中規(guī)模數字集成電路的特點和應用；各種編碼器、譯碼器的工作原理及應用；半加器、全加器和多位加法器的工作原理及全加器的應用；數值比較器和數據選擇器的工作原理及應用。

數字電路按邏輯功能的不同，可分為組合邏輯電路和時序邏輯電路兩大類。第11章組合邏輯電路

組合邏輯電路是指電路在任一時刻的輸出狀態(tài)只與該時刻各輸入狀態(tài)的組合有關，而與電路前一時刻的狀態(tài)（即原狀態(tài)）無關。

組合邏輯電路，簡稱組合電路。其示意圖如圖11.1所示。其中X1，X2，…，Xn為輸入信號，Z1，Z2，…，Zm為輸出信號。組合邏輯電路可以有一個或多個輸入端，也可以有一個或多個輸出端。其輸出函數的邏輯表達式為Z1=f1(X1，X2，…，Xn)Z2=f2(X1，X2，…，Xn)Z3=f3(X1，X2，…，Xn)…Zm=fm(X1，X2，…，Xn)XnX2X1ZmZ2Z1……組合邏輯電路圖11.1組合邏輯電路示意圖

組合邏輯電路具有以下特點：組合邏輯電路不含存儲元件，不具有記憶保持功能。沒有從輸出至輸入的反饋回路。組合電路是由邏輯門構成的，它是數字邏輯電路的基礎。

組合電路邏輯功能表示方法，即表示邏輯函數的幾種方法：真值表、卡諾圖、邏輯表達式、邏輯圖等。

組合邏輯電路的分析，是指對一個給定的邏輯電路找出其輸出與輸入之間的邏輯關系。即分析已給定邏輯電路的邏輯功能，找出輸出邏輯函數與邏輯變量之間的邏輯關系。

在分析之前，要依據組合電路的特點，對給定電路的性質進行判斷，是否是組合邏輯電路，如果是，則按組合數字電路的分析方法進行。

通過分析不僅可以了解給定邏輯電路的功能，同時還能評估其設計方案的優(yōu)劣，以便考慮改進和完善不合理方案以及更換邏輯電路的某些組件等。11.1組合邏輯電路的分析11.1.1組合邏輯電路的一般分析步驟

（1）根據已給的邏輯電路圖，從輸入到輸出逐級寫出邏輯函數表達式；也可以由輸出向輸入逐級反推。（3）由邏輯表達式寫出真值表。

（2）如果所得到的邏輯表達式不是最簡，需要利用公式法或卡諾圖法進行化簡，得到最簡邏輯表達式。

（4）根據真值表的狀態(tài)變化規(guī)律，分析和確定電路圖的邏輯功能。

上述步驟也可歸納如圖11.2所示。一般情況下，組合邏輯電路的功能是按上述步驟分析的，但對于具體的應用電路，有時可以直接分析其邏輯功能。給定組合邏輯電路求輸出函數表達式列出真值表功能描述*評價與

改進

圖11.2組合邏輯電路的一般分析步驟11.1.2組合邏輯電路的分析舉例

【例11.1】分析如圖11.3所示組合邏輯電路的邏輯功能。解：（1）由邏輯電路逐級寫出邏輯表達式為

（2）由化簡后的邏輯表達式

得到如表11.1所示的真值表。表11.1

例11.1真值表輸入輸出ABZ000110111001

（3）通過分析真值表可知：當輸入A、B相同時，電路輸出為“1”；當輸入A、B不同時，電路輸出為“0”。這種電路稱為“同或”電路。【例11.2】試分析圖11.4所示組合邏輯電路的邏輯功能。圖11.4例11.2題圖解：（1）由邏輯電路寫出表達式為

（2）由化簡后的邏輯表達式得到如表11.2所示的真值表。表11.2

例11.2真值表輸入輸出輸入輸出ABCDZABCDZ00000001001000110100010101100111100101101000100110101011110011011110111101101001

（3）通過分析真值表可知：當四個輸入信號A、B、C、D中“1”的個數為奇數時，輸出為“0”；“1”的個數為偶數時，輸出為“1”。這種電路稱為奇偶校驗電路?？梢孕ｒ炤斎胄盘柕膫€數是奇數還是偶數。

有時邏輯功能難以用幾句話概括出來，在這種情況下，做到列出真值表即可

邏輯圖、邏輯表達式、真值表以及卡諾圖均可對同一個組合邏輯問題進行描述，知道其中的任何一個，可以推出其余的三個。這四種形式雖然可以互相轉換，但畢竟各有特點，各有各的用途。邏輯式用于邏輯關系的推演、變換、化簡等；真值表用于邏輯關系的分析、判斷，以及確定在什么樣的輸入下有什么樣的輸出；邏輯圖多用于電路的工藝設計、分析和電路功能的實驗等方面；卡諾圖多用于化簡和電路的設計等方面。

根據給出的實際邏輯問題，通過邏輯抽象，列表，求出實現(xiàn)這一邏輯功能的組合邏輯電路，這就是組合邏輯電路設計的任務。11.2.1組合邏輯電路的一般設計方法

（1）根據給定的設計要求，分析題意，確定輸入和輸出變量及其個數；對輸入及輸出變量進行狀態(tài)賦值，確定0和1表示的狀態(tài)。

（2）根據給定的邏輯問題，通過邏輯抽象，列出真值表。

（3）由真值表寫出邏輯表達式并化簡。

（4）選擇適當器件，由邏輯表達式畫出邏輯電路。11.2組合邏輯電路的設計給定實際邏輯問題邏輯電路圖列出邏輯真值表適當形式的函數式最簡合理函數式邏輯抽象邏輯電路圖用SSI構成用MSI構成

前面講過，同一個邏輯關系可有多種實現(xiàn)方案。為了提高電路工作可靠性和經濟性等，組合邏輯電路的設計通常以電路簡單、所用器件最少為目標。在采取小規(guī)模集成器件（SSI）時,通常將函數進行適當的函數表達式變換，化簡成最簡與―或表達式、與非―與非表達式等。

上述步驟可以歸納如圖11.5所示。圖11.5組合邏輯電路的一般設計方法

下面來舉幾個簡單例子來具體討論組合邏輯電路設計的方法和步驟。用中規(guī)模集成器件MSI設計的方法將在后面述及。11.2.2組合邏輯電路的設計舉例【例11.3】設計一個三人表決電路，符合多數原則，并用與非門實現(xiàn)。解：所謂三人表決電路，即三個人進行表決，當多數人（在此為兩人以上）同意，提議通過；反之，提議被否決。

（1）由題意經邏輯抽象，將參加表決的人數設為輸入變量，3人就是3個變量，分別用A，B，C來表示，同意為“1”，不同意為“0”；表決結果設為輸出變量，結果只有2種情況，所以設一個輸出變量，用L表示，通過為“1”，不通過為“0”。（2）根據給定的邏輯功能列出真值表如表11.3所示。表11.3

例11.3題真值表輸入輸出ABCL00000010010001111000101111011111（3）由真值表寫出邏輯表達式?；喌?/p>

由于與非門是常用的標準集成門電路，本題有要求，故邏輯函數要化簡為與非—與非形式。（4）由邏輯表達式畫出邏輯電路，如圖11.6所示。圖11.6例11.3題圖【例11.4】設計一個交通信號燈的檢測電路。要求當信號燈正常工作時，紅、黃、綠三種燈中只有一種燈亮，其余兩種燈滅，否則說明信號燈發(fā)生故障，此時應發(fā)出故障信號。試用與非門實現(xiàn)。解：（1）由題意，設紅、黃、綠三種燈為輸入變量，分別用A，B，C來表示，燈亮時為“1”，燈滅時為“0”；輸出變量為Y，“0”表示正常，“1”表示故障。

（2）3個交通燈工作時，紅、黃、綠三種只亮一個時為正常，根據給定的邏輯問題列出真值表，如表11.4所示。表11.4

例11.4題真值表輸入輸出ABCL00010010010001111000101111011111上式利用卡諾圖可化簡得（3）由真值表寫出邏輯表達式。（4）由邏輯表達式畫出邏輯電路，如圖11.7所示。（a）卡諾圖化簡 （b）邏輯電路圖11.7例11.4題圖【例11.5】設計一個電話機信號控制電路。電路有I0（火警）、I1（盜警）和I2（日常業(yè)務）三種輸入信號，通過排隊電路分別從L0、L1、L2輸出，在同一時間只能有一個信號通過。如果同時有兩個以上信號出現(xiàn)時，應首先接通火警信號，其次為盜警信號，最后是日常業(yè)務信號。試按照上述輕重緩急設計該信號控制電路。要求用集成門電路74LS00（每片含4個2輸入端與非門）實現(xiàn)。解：（1）列真值表。對于輸入Ii，設有信號為邏輯“1”；沒信號為邏輯“0”。對于輸出Li，設允許通過為邏輯“1”；不設允許通過為邏輯“0”。列出真值表如表11.5。（2）由真值表寫出各輸出的邏輯表達式。表11.5例11.5真值表輸入輸出I0

I1

I2L0

L1

L20001××01×001000100010001

這三個表達式已是最簡，不需化簡。但題目要求用非門和與門實現(xiàn)，且L2需用三輸入端與門才能實現(xiàn)，故不符和設計要求。

（3）根據要求，將上式轉換為與非表達式。

（4）畫出邏輯圖如圖11.8所示，可用兩片集成與非門74LS00來實現(xiàn)，每塊74LS00含有4個2輸入與非門。

可見，在實際設計邏輯電路時，有時并不是表達式單純地最簡單，就能滿足設計要求，如果題目有器件類型的要求，還應考慮所使用集成器件的種類，將表達式轉換為能用所要求的集成器件實現(xiàn)的形式，并盡量使所用集成器件最少，就是設計步驟框圖中所說的“最簡合理表達式”。

為了使寫出的邏輯函數表達式盡可能的簡單，一般來說，輸出變量真值為1的少時，寫原函數的邏輯表達式；輸出變量真值為0的少時，可以寫反函數的邏輯表達式。

上面幾例所講的邏輯電路用小規(guī)模集成電路（SSI）就可以實現(xiàn)，后面將重點介紹用中規(guī)模數字集成電路（MSI）進行設計的方法，其最簡標準是所用集成電路個數最少，品種最少，同時集成電路間的連線也最少。

從本節(jié)開始，我們將學習一些常用的組合邏輯電路組件包括編碼器、譯碼器、數據選擇器、數值比較器、加法器、數據分配器等，已制成中規(guī)模集成電路（MSI），屬于中規(guī)模集成電路（MSI）的標準化集成電路產品，并在數字系統(tǒng)中得到了廣泛的應用。尤其是利用中規(guī)模集成電路也可以設計邏輯電路，它具有減少連線、提高可靠性，體積小等一系列優(yōu)點。11.3.1二進制編碼器

在數字系統(tǒng)里，常常需要將某一信息（文字、符號等特定對象）變換為某一特定的代碼（輸出），把二進制碼按一定的規(guī)律編排，例如8421碼、格雷碼等，使每組代碼具有一特定的含義（代表某個數字或控制信號）稱為編碼。具有編碼功能的邏輯電路稱為編碼器（Encoder）。11.3編碼器

實現(xiàn)用n位二進制代碼對N=2n個信號進行編碼的電路稱為二進制編碼器。即輸入變量的個數為N，輸出變量的位數為n。

常用的編碼器有8線－3線（8個輸入變量，3個輸出變量）編碼器和16線－4線編碼器。

圖11.9為8線－3線編碼器的一種電路結構。輸入是8個需要進行編碼的信號，用I0～I7來表示；輸出是用來進行編碼的三位二進制代碼，用Y0、Y1、Y2表示。表11.6為8線－3線編碼器的真值表。圖11.98線－3線編碼器電路表11.6三位二進制編碼器真值表

輸入輸出Y2

Y1

Y00111111110111111110111111110111111110111111110111111110111111110000001010011100101110111

由于任何時刻只能對其中一個輸入信號進行編碼，即輸入信號具有排他性。所以只需要將真值表中輸出為“1”的變量加起來就可得到相應輸出信號的表達式。由真值表11.6可得：8線－3線編碼器可以用與非門實現(xiàn)，輸入為低電平有效；也可以用或非門實現(xiàn)，輸入為高電平有效。圖11.9是用與非門實現(xiàn)的8線－3線編碼器的邏輯電路。11.3.2二－十進制編碼器

二－十進制編碼器是指用四位二進制代碼表示一位十進制數（或信息）的編碼電路，也稱為10線－4線編碼器。最常見的是8421BCD碼編碼器。表11.7為8421BCD碼編碼器的真值表。表11.78421BCD碼編碼器的真值表

輸入

十進制數輸出8421BCD碼

Y3

Y2

Y1

Y001234567890000000100100011010001010110011110001001

用I0～I9表示10個輸入變量，輸出是用來進行編碼的四位二進制代碼，用Y3Y2Y1Y0表示。

由于輸入變量相互排斥，所以只需要將真值表中輸出為“1”的變量加起來就可得到相應輸出信號的表達式。由真值表可得

圖11.10為由或門實現(xiàn)的8421BCD編碼器的邏輯電路，輸入為高電平有效。也可以用與非門實現(xiàn)，不過輸入為低電平有效。

在數字系統(tǒng)中，特別是計算機系統(tǒng)中，常需要對若干個工作對象進行控制。例如打印機、輸入鍵盤、磁盤驅動器等。若幾個部件同時發(fā)出服務請求時，必須根據輕重緩急、按預先規(guī)定好的順序允許其中的一個進行操作，即執(zhí)行操作存在優(yōu)先級別的問題。優(yōu)先編碼器可以識別信號的優(yōu)先級別并對其進行編碼。

集成編碼器的種類繁多，例如TTL優(yōu)先編碼器74147，74148以及CMOS優(yōu)先編碼器74HC147，74HC148等。限于篇幅，這里不再逐一介紹。

譯碼是編碼的逆過程，它的功能是對具有特定含義的二進制碼進行辨別，并轉換成相應的控制信號，具有譯碼功能的邏輯電路稱為譯碼器（Decoder）。它是一種使用廣泛的多輸入、多輸出的組合邏輯電路。譯碼也稱為解碼。11.4.1二進制譯碼器

二進制譯碼器是將二進制代碼轉換成相應輸出信號的電路。它有n個輸入變量，2n個輸出變量。對應每一組輸入信號，輸出端只有一個信號為有效電平，其余都為無效電平?？梢允歉唠娖接行?，也可以是低電平有效，設計時根據實際情況確定。二進制譯碼器常稱為n線－2n線譯碼器。11.4譯碼器

如果設計一個2線－4線譯碼器，要求高電平有效。令輸入信號為A1、A0，則輸出信號為22=4個，即Y3、Y2、Y1、Y0。表11.8為高電平有效的2線－4線譯碼器的真值表。表11.82線－4線譯碼器真值表輸入輸出A1A0Y3Y2Y1Y0001101010001001001001000由真值表可得到；；

二進制碼譯碼器又名最小項譯碼器，因為最小項取值的性質是對于一種二進制碼的輸入，只有一個最小項為“1”，其余個最小項均為“0”。

由輸出的邏輯表達式可以畫出該譯碼器的邏輯電路，如圖11.11所示。圖11.112線－4線譯碼器邏輯電路

常用的2線－4線集成譯碼器有74LS139、74139、74HC139和74HCT139等。表11.93線-8線譯碼器真值表輸入輸出A2A1A00000111100110011010101011111111011111101111110111111011111101111110111111011111101111111表11.9為3線－8線譯碼器的真值表，低電平有效。由真值表可得；；

由輸出的邏輯表達式可以畫出該譯碼器的邏輯電路，如圖11.12所示。

常用的3線－8線集成譯碼器有138系列如74LS138、74138、74HC138、74HCT138等；137系列如74LS137、74137、74HC137、74HCT137等。常用的74LS138是一種中規(guī)模集成電路（MSI），圖11.13為74LS138的引腳示意圖。其中、、為選通控制端。為高電平有效，權最高；、為低電平有效。即當=1、==0時，譯碼器正常譯碼。圖11.123線－8線譯碼器邏輯電路圖11.1374LS138引腳示意圖11.4.2二進制譯碼器的應用

譯碼器除了譯碼功能之外，還可以用來擴展譯碼、實現(xiàn)組合邏輯函數及數據分配。1．擴展譯碼

通過正確配置譯碼器的使能輸入端，可以將譯碼器的位數進行擴展。【例11.6】試用兩個74LS138實現(xiàn)4線－16線譯碼功能。解：4線－16線譯碼要求有4個輸入端、16個輸出端。74LS138每片有3個輸入端、8個輸出端，利用它的使能端適當級聯(lián)，可以完成4線－16線譯碼功能。

設4位輸入為，16個輸出為（74LS138輸出低電平有效）。電路如圖11.14所示。圖11.14例11.6題圖

當輸入D3=0時，高位譯碼器不工作，低位正常譯碼，根據D2D1D0的取值組合，中有一個為低電平輸出，完成0000～0111的譯碼。

當輸入D3=1時，低位譯碼器不工作，高位正常譯碼，根據D2D1D0的取值組合，中有一個為低電平輸出，完成1000～1111的譯碼。2．實現(xiàn)組合邏輯函數

我們從表11.9中不難發(fā)現(xiàn)，n線—2n

線譯碼器包含了n變量所有的最小項。故利用譯碼器和一些附加邏輯門可以方便地實現(xiàn)組合邏輯函數。

用譯碼器實現(xiàn)邏輯函數時：①要把邏輯函數寫成最小項之和的形式；②利用摩根定理把邏輯函數變換為與非的形式；③將邏輯函數中的邏輯變量對應于集成譯碼器的輸入端；④接上適當的門電路，即可得到由譯碼器和門電路實現(xiàn)的邏輯函數。注意要保證譯碼器工作在譯碼狀態(tài)，即、?！纠?1.7】試用74LS138和門電路實現(xiàn)下列邏輯函數：（1）

（2）解：本題屬于中規(guī)模集成電路的應用。先把邏輯函數寫成最小項之和的形式。（1）因為74LS138的地址輸入端為，令，則有故（2）因為74LS138的地址輸入端為，令A=A2、B=A1、C=A0，則有故

上述關系是與非，要配合與非門，實現(xiàn)Z1、Z2的邏輯電路如圖11.15所示。

同采用普通門電路實現(xiàn)邏輯函數相比較，利用譯碼器和附加邏輯門實現(xiàn)組合邏輯函數，特別是實現(xiàn)多輸出邏輯函數，可以省去繁瑣的設計，同時也避免設計中帶來的錯誤，邏輯電路的可靠性提高。圖11.15例11.7題圖3．用作數據分配器（Multiplexer）

數字系統(tǒng)和計算機中，經常需要將同一條線上（總線）的數據傳輸到多個支路中的一條支路上，這種功能稱為數據分配，這種電路稱為數據分配器（Multiplexer）。譯碼器在數字系統(tǒng)和計算機中也可以做到將同一條線上（總線）的數據傳輸到多個支路中的一條支路上，因此譯碼器電路也可以作為數據分配器使用。此外，數據分配器還另外有集成電路組件。

用集成譯碼器實現(xiàn)數據分配時，需要作如下連接：

（1）把集成譯碼器的選通控制端當作數據輸入端。

（2）把集成譯碼器的地址輸入端當作選擇控制端。

（3）如果譯碼器有多個選通控制端（如74LS138有三個），需要把權最高的選通控制端當作數據輸入端，另外的接為有效電平，保證譯碼器工作在譯碼狀態(tài)。圖11.16為由74LS138實現(xiàn)的1路－8路數據分配器示意圖。圖11.16由74LS138實現(xiàn)的1路－8路數據分配器

由于譯碼器和數據分配器的功能非常接近，所以譯碼器一個很重要的應用就是構成數據分配器。也正因為如此，市場上沒有集成數據分配器產品，只有集成譯碼器產品?！纠?1.8】74LS138是一種TTL的3-8線二進制譯碼器。它在單片機地址譯碼中的應用如圖3-24所示。單片機8051的P2.5、P2.6和P2.7輸出經74LS138譯碼后可以從最多8片6264存儲器中每次選中一片進行讀寫操作。如圖11.17所示。圖11.17在單片機地址譯碼中的應用11.4.3二－十進制譯碼器

二－十進制譯碼器也稱為BCD譯碼器，它是將BCD碼翻譯成對應的一位十進制數，所以稱為二－十進制譯碼器。因為編碼時采用的BCD碼不同，所以BCD譯碼器有很多種。二－十進制譯碼器的設計方法同二進制譯碼器一樣，但此種譯碼器有4個輸入端、10個輸出端，也稱為4線－10線譯碼器。常用的有8421BCD碼譯碼器，典型集成電路有74LS42、74HC42等。表11.10為74LS42的真值表。表11.104-10線譯碼器74LS42真值表

十進制數8421BCD碼輸出012345678900000000110000111100001100110001010101011111111110111111110111111110111111110111111110111111110111111110111111110111111110111111110111111111十進制數8421BCD碼輸出無效數碼101112131415111111001111110011010101全部為1

從真值表可看出，當輸入為十進制數10～15時，輸出全為高電平，所以1010～1111六組輸入稱為“偽碼”，此時，十個輸出端均為無效電平。

圖11.18為74LS42的引腳示意圖。若將輸入的最高位A3作為選通控制端，則74LS42也可用作3線－8線譯碼器使用。圖11.18二－十進制譯碼器74LS42引腳示意圖

前面所介紹的2線－4線、3線－8線、4線－10線譯碼器均為變量譯碼器。此外還有一類譯碼器為顯示譯碼器。11.4.4顯示譯碼器

在數字測量儀表和各種數字系統(tǒng)中，通常需要將各種數字信息翻譯成人們熟悉的十進制數直觀地顯示出來，供人們直接讀取測量和運算的結果；或者用于觀察數字系統(tǒng)的工作情況。因此，數字顯示電路是許多數字設備不可缺少的部分。數字顯示電路通常由譯碼器、驅動器和顯示器等部分組成。1．顯示器

數字顯示器件按發(fā)光物質的不同可分為輝光顯示器（如輝光數碼管）、熒光顯示器（如熒光數碼管、場致發(fā)光數字板）、半導體顯示器（也稱為發(fā)光二極管）和液晶顯示器。按顯示方式不同可分為分段式顯示器、字符重疊式顯示器、點陣式顯示器。

這里主要介紹目前使用較多的由發(fā)光二極管組成的半導體七段字符顯示器，也叫半導體數碼管。其字形示意圖見圖11.19。它通常是由七個可發(fā)光的線段外加一個小數點組合而成，每個線段都包含一個發(fā)光二極管（簡稱LED），由這七個線段來組成0～9這十個數字。

當外加正向電壓時，以擴散運動為主，其中一部分電子從導帶躍遷到價帶，把多余的能量以光的形式釋放出來，發(fā)出一定波長的可見光。若要顯示某個數字，必須使相應的線段同時發(fā)光。（a） （b）

圖11.19半導體7段字符顯示器與字形圖

半導體七段顯示器有共陰極和共陽極兩種接法。圖11.20為半導體七段顯示器兩種接法的引腳排列圖和接線圖。共陰極接法時，所有陰極連在一起接地，哪個管子的陽極接收到高電平，則哪個管子發(fā)光，對應顯示段發(fā)亮；共陽極接法時，所有陽極連在一起接正電源，哪個管子陰極接收到低電平，哪個管子發(fā)光。（a）共陰極接法 （b）共陽極接法圖11.20半導體7段字符顯示器兩種接法電路結構和引腳示意圖2．顯示譯碼器

分段式顯示器必須與特定的譯碼器配合使用，這種譯碼器稱為顯示譯碼器。

設計一個顯示譯碼器首先必須考慮的是顯示器要顯示的字形。下面以輸入為8421BCD碼的半導體七段顯示器為例，介紹顯示譯碼器的一般設計方法和邏輯電路。

由于分段式顯示器是利用不同發(fā)光段組合的方式顯示不同數碼的。為了使顯示器能將數碼代表的數顯示出來，先將數碼經過顯示譯碼器譯出一個特定信號，然后經驅動器點亮對應的字段。例如，對于8421碼的0011狀態(tài)，對應的十進制數為3，則顯示譯碼器的輸出信號應使a、b、c、d、g各段點亮。即對應于某一個輸入代碼，顯示譯碼器有確定的幾個輸出端有信號輸出，這是分段式顯示器電路的主要特點。

如果選擇共陰極七段字符顯示器，即當某一個陽極為高電平時，該陽極對應的線段亮；當某一個陽極為低電平時，該陽極對應的線段不亮。

表11.11為半導體七段顯示譯碼器的真值表，輸入為4位8421BCD碼，輸出為a～g七個線段的控制信號。因為采用共陰極接法，所以輸出端是“1”為有效電平，“0”為無效電平。由于輸入為8421BCD碼，所以1010～1111六個數不會出現(xiàn)，即為無效狀態(tài)，在化簡時可以作為無關項使用。表11.11半導體7段字符顯示器（共陰極接法）真值表

十進制數輸入輸出B3

B2

B1

B0abcdefg012345678900000001001000110100010101100111100010011111110011000011011011111001011001110110111011111111000011111111111011無關項101010111100110111101111××××××××××××××××××××××××××××××××××××××××××利用卡諾圖法化簡（卡諾圖化簡過程讀者可自己練習），可得

由邏輯表達式可以畫出半導體七段字符顯示譯碼器的邏輯電路，并優(yōu)化形成產品。

需要注意的是，由于采用了半導體顯示器，其工作電流非常大，使用時要選擇合適的輸出級與顯示器匹配。

目前市場上有許多集成顯示譯碼器，常用的七段字符顯示譯碼器有TTL系列的7446、7447、74LS47、7448、74LS48等及CMOS系列的CD4511等。3．7448七段顯示譯碼器

圖11.21為共陽極半導體七段顯示譯碼器7448驅動顯示數碼管BS201A的連接圖。7448是常用的集成七段顯示譯碼器，輸出為高電平有效，用以驅動共陰極顯示器。該集成顯示譯碼器設有多個輔助控制端，以增強器件的功能。7448有3個輔助控制端LT、RBI、BI/RBO，現(xiàn)簡要說明如下：圖11.21顯示譯碼器7448驅動顯示數碼管連接圖

（1）燈輸入。是特殊控制端，有時作為輸入，有時作為輸出。當作輸入使用且時，無論其他輸入端是什么電平，所有各段輸入a～g均為0，所以字形熄滅。

（2）試燈輸入LT。當LT=0時，是輸出端，且RBO=1，此時無論其他輸入端是什么狀態(tài)，所有各段輸出a～g均為1，顯示字形8。該輸入端常用于檢查7448本身及顯示器的好壞。

（3）動態(tài)滅零輸入RBI。當LT=1，RBI=0且輸入代碼DCBA=0000時，各段輸出a～g均為低電平，與BCD碼相應的字形熄滅，故稱“滅零”。利用LT=1與RBI=0可以實現(xiàn)某一位的“消隱”。此時是輸出端，且RBO=0。

（4）動態(tài)滅零輸出RBO。作為輸出使用時，受控于LT和RBI。當LT=1且RBI=0，輸入代碼DCBA=0000時，RBO=0；若LT=0或者LT=1且RBI=1，則RBO=1。該端主要用于顯示多位數字時，多個譯碼器之間的連接。顯示譯碼器74LS48、74LS47和顯示數碼管實物圖如圖11.22所示。圖11.22顯示譯碼器74LS48、74LS47和顯示數碼管實物圖

在數字系統(tǒng)中，同樣要進行算術運算，包括加、減、乘、除等。這些運算都可由加法器實現(xiàn)，所以加法器可以稱為數字系統(tǒng)中最基本的運算電路。11.5.1半加器（HalfAdder）

完成兩個1位二進制數相加，只考慮兩個加數本身，不考慮來自低位進位的數字電路稱為半加器。

設相加的兩個數為輸入，分別為A（被加數）、B（加數），相加的結果和進位為輸出，分別為S（和）和C（進位）。其真值表如表11.12所示。邏輯電路與符號如圖11.23所示。11.5加法器表11.12半加器真值表輸入輸出ABSC0001101100101001（a）半加器電路圖 （b）半加器符號圖11.23半加器邏輯電路與符號由真值表可得11.5.2全加器（FullAdder）

完成兩個1位二進制數相加，不僅考慮兩個數本身，而且考慮來自低位進位的數字電路稱為全加器。

設相加的兩個數及低位的進位為輸入，分別為Ai（被加數）、Bi（加數）、Ci-1（低位進位），相加的結果和進位為輸出，分別為Si（和）和Ci（進位）。其真值表如表11.13所示。由真值表可得：表11.13全加器真值表輸入輸出Ai

Bi

Ci-1Si

Ci0000010100111001011101110010100110010111全加器邏輯電路與邏輯符號如圖11.24所示。（a） （b）圖11.24全加器的邏輯電路與邏輯符號

一個全加器只能實現(xiàn)兩個1位二進制數的相加，要實現(xiàn)兩個多位二進制數相加，就必須采用多位加法器。最簡單的多位加法器就是把多個全加器串聯(lián)起來，依次將低位的進位輸出Ci接到高位的進位輸入Ci－1就構成了多位加法器，這種加法器稱為串行進位加法器。圖11.25為4位串行進位加法器的邏輯電路。這種加法器的優(yōu)點是結構簡單，缺點是工作速度比較慢，逐級推移，即運算結果必須等到低位的進位送到高位才能得到。圖11.254位串行進位加法器邏輯電路11.5.3加法器的應用

因為加法器是數字系統(tǒng)中一種基本的邏輯器件，所以它的應用很廣。它可用于二進制的碼組變換，減法運算、乘法運算，BCD碼的加、減法，數碼比較等。在有些情況下也用作實現(xiàn)組合邏輯函數。

下面舉一個例子：應用加法器實現(xiàn)代碼變換。

全加器的基本功能是實現(xiàn)二進制的加法。因此，若某一邏輯函數的輸出恰好等于輸入代碼所表示的數加上另一常數或另一組輸入代碼時，則用全加器實現(xiàn)十分方便。例如將8421BCD碼轉換為余3碼。

在第10章我們講到，對于同一個十進制數，余3碼的編碼是在8421BCD碼的基礎上加3，如果轉換為4位二進制數，即加上0011。因此，用一塊4位加法器即能實現(xiàn)這種轉換。

把4位全加器的A1～A4（由低位到高位）作為4位8421BCD碼的輸入端，把B4～B1輸入0011，且進位CI0=0，輸出Y1～Y4（由低位到高位）即為對應的余3碼，即可以實現(xiàn)BCD碼轉換為余3碼的要求。圖11.26為實現(xiàn)轉換的邏輯電路。圖11.26應用加法器實現(xiàn)代碼變換11.6.1數值比較器

實現(xiàn)比較兩個二進制數大小或相等，并把比較結果作為輸出的電路，稱為數值比較器，也叫數字比較器。1．一位數值比較器

一位數值比較器是指比較兩個一位二進制數A和B的電路。其真值表如表11.14所示。11.6數值比較器和數據選擇器表11.14一位數值比較器真值表輸入輸出A

BZ1（A>B）Z2（A<B）Z3（A=B）00011011001001001001

設A、B是需要比較的兩個一位二進制數，作為輸入；Z1(A>B)、Z2(A<B)、Z3(A=B)是比較結果，作為輸出。由真值表可得⊙畫出其邏輯電路如圖11.27所示。2．多位數值比較器多位數值比較器是指比較兩個多位二進制數和的電路。以4位二進制數和的比較為例。很明顯，多位二進制數的比較，首先要比較最高位。如果，則不論其他位如何，肯定；如果，肯定。如果最高位，則用相同的方法比較次高位和。如果次高位也相等，即，再比較下一位和，依次類推，直到比較出最后的結果。

常用的集成數值比較器有TTL系列的7485、74LS85、74F85、74S85和CMOS系列74HC85、74HCT85、CC14585等。下面介紹集成4位數值比較器74LS85。

圖11.28為集成4位數值比較器74LS85的引腳示意圖。A3～A0、B3～B0為需比較的兩個4位二進制數的輸入端；、、為比較結果輸出端。另外還有三個串聯(lián)輸入端、、，是為了擴展比較位數設置的。當需要比較超過4位數的二進制數時，可以采用級聯(lián)的方法解決。圖11.284位數值比較器74LS85引腳示意圖TTL比較器級聯(lián)時，高位芯片中的、、應該分別與低位芯片中的、、三個輸出端連接起來，低位芯片中的、接“0”，接“1”。表11.15為4位數值比較器74LS85真值表。圖11.29為由兩片74LS85（TTL系列）組成的8位數值比較器。圖11.29由74LS85組成的8位數值比較器11.6.2數據選擇器1．數據選擇器的邏輯功能與電路

數據選擇器（Multiplexer）又稱為“多路開關”，用縮寫MUX表示。其邏輯功能與數據分配器相反，它能在多個輸入數據中選擇一個，送到輸出端。數據選擇器可以有多個數據輸入端和多個相應的選擇地址碼輸入端，但輸出端只有一個。究竟選擇哪一組數據，是由地址碼輸入端的信號來控制的。設有m個數據輸入端，n個選擇地址碼輸入端，則有。

圖11.30為4選1數據選擇器的邏輯功能示意圖，4個數據輸入端（m=4），2個地址碼輸入端（n=2）。表11.16為4選1數據選擇器的真值表。圖11.304選1數據選擇器邏輯功能示意圖表11.164選1數據選擇器真值表

地址碼輸入使能控制數據輸入輸出A1

A0DY××0001101110000×D3～D0D3～D0D3～D0D3～D00D0D1D2D3

圖11.31為4選1數據選擇器的邏輯電路。為了對4個數據源進行選擇，使用兩位地址碼A1A0產生4個地址信號，由A1A0等于00、01、10、11分別控制4個與門的開閉。顯然，任何時候A1A0只有一種可能的取值，所以只有一個與門打開，使對應的那一路數據通過，送達Y端。輸入使能端是低電平有效，當時，所有與門都被封鎖，無論地址碼是什么，Y總是等于0；當時，封鎖解除，由地址碼決定哪一個與門打開。圖11.314選1數據選擇器邏輯電路由真值表可得

由真值表或數據選擇器的邏輯表達式可以看出，數據選擇器是一個與或邏輯，是一個由最小項譯碼器選擇輸入數據的Σmi的電路結構。

由邏輯表達式可以畫出其邏輯電路，即如圖11.32所示。常用的集成數據選擇器有：2選1的74LS157、74HC157；4選1的74153、74LS153、74HC153、40H153；8選1的74151、74LS151、74HC151；16選1的74150、74LS150等。

圖11.32為8選1數據選擇器74LS151的引腳示意圖。D0～D7為8個數據輸入端，A0～A2為三個地址碼輸入端，Y為輸出端。另外為了使用方便，直接引出了。圖11.328選1數據選擇器74LS151引腳示意圖2．數據選擇器實現(xiàn)任何所需的組合邏輯函數