SoC設(shè)計方法與實現(xiàn)SoC設(shè)計流程(1)第二章SoC設(shè)計方法與實現(xiàn)SoC設(shè)計特點及軟硬件協(xié)同設(shè)計SoC設(shè)計的特點軟硬件協(xié)同設(shè)計基于標(biāo)準(zhǔn)單元的SoC芯片設(shè)計流程內(nèi)容大綱SoPC設(shè)計流程SoC設(shè)計的特點軟硬件協(xié)同設(shè)計內(nèi)容大綱SoC設(shè)計特點SoC設(shè)計與傳統(tǒng)的ASIC設(shè)計最大的不同在于以下兩方面：SoC設(shè)計更需要了解整個系統(tǒng)

的應(yīng)用，定義出合理的芯片架構(gòu)，使得軟硬件配合達到系統(tǒng)最佳工作狀態(tài)。因而，軟硬件協(xié)同設(shè)計被廣泛采用。SoC設(shè)計是以IP復(fù)用或更大的平臺復(fù)用為基礎(chǔ)的。因而，基于IP復(fù)用的設(shè)計是SoC設(shè)計的特點。架構(gòu)設(shè)計軟件設(shè)計芯片設(shè)計產(chǎn)品設(shè)計需求產(chǎn)品開發(fā)軟硬件協(xié)同設(shè)計硬件指SoC芯片部分，軟件是指運行在SoC芯片上的系統(tǒng)及應(yīng)用程序。在系統(tǒng)定義的初始階段兩者就緊密相連。建立虛擬硬件平臺，評估系統(tǒng)性能，完成系統(tǒng)架構(gòu)設(shè)計。軟件設(shè)計者在硬件設(shè)計完成之前就可以獲得軟件開發(fā)的虛擬硬件平臺。硬件設(shè)計工程師和軟件設(shè)計工程師聯(lián)合進行SoC系統(tǒng)芯片的開發(fā)及驗證。軟硬件協(xié)同設(shè)計流程系統(tǒng)需求說明輸入輸出、功能、性能、功耗、成本、開發(fā)時間。高級算法建模與仿真基于高級語言創(chuàng)建系統(tǒng)的算法模型和仿真模型。軟硬件劃分建立硬件虛擬平臺，完成軟硬件劃分。完成系統(tǒng)架構(gòu)設(shè)計軟件和硬件實現(xiàn)的優(yōu)缺點一個任務(wù)，如加解密（大量數(shù)學(xué)運算），在SoC上，用特定的硬件加速器上完成稱為硬件實現(xiàn)，在處理器核上運行稱為軟件實現(xiàn)。系統(tǒng)架構(gòu)設(shè)計-軟硬件劃分系統(tǒng)架構(gòu)設(shè)計的過程，是反復(fù)評估系統(tǒng)性能-修改系統(tǒng)架構(gòu)，最終產(chǎn)生優(yōu)化的系統(tǒng)架構(gòu)，包括軟件架構(gòu)及芯片架構(gòu)。SoC設(shè)計流程(2)第二章SoC設(shè)計方法與實現(xiàn)基于標(biāo)準(zhǔn)單元的SoC芯片設(shè)計流程基于標(biāo)準(zhǔn)單元的SoC芯片設(shè)計流程-

ASIC設(shè)計流程基于標(biāo)準(zhǔn)單元的SoC芯片設(shè)計流程硬件設(shè)計定義說明（HardwareDesignSpecification）硬件設(shè)計定義說明描述芯片總體結(jié)構(gòu)、規(guī)格參數(shù)、模塊劃分、使用的總線，以及各個模塊的詳細定義等。模塊設(shè)計及IP復(fù)用（ModuleDesign&IPReuse）對于需要重新設(shè)計的模塊進行設(shè)計；對于可復(fù)用的IP核，通常由于總線接口標(biāo)準(zhǔn)不一致需要做一定的修改。基于標(biāo)準(zhǔn)單元的SoC芯片設(shè)計流程頂層模塊集成（TopLevelIntegration）頂層模塊集成是將各個不同的功能模塊，包括新設(shè)計的與復(fù)用的整合在一起，形成一個完整的設(shè)計。通常采用硬件描述語言對電路進行描述，其中需要考慮系統(tǒng)時鐘/復(fù)位、I/O環(huán)等問題。前仿真（Pre-layoutSimulation）前仿真也叫RTL級仿真。通過HDL仿真器驗證電路邏輯功能是否有效。在前仿真時，通常與具體的電路物理實現(xiàn)無關(guān)，沒有時序信息?；跇?biāo)準(zhǔn)單元的SoC芯片設(shè)計流程邏輯綜合（LogicSynthesis）邏輯綜合是指使用EDA工具把由硬件描述語言設(shè)計的電路自動轉(zhuǎn)換成特定工藝下的網(wǎng)表，即從RTL級的HDL描述通過編譯與優(yōu)化產(chǎn)生符合約束條件的門級網(wǎng)表。版圖布局規(guī)劃（Floorplan）版圖布局規(guī)劃完成的任務(wù)是確定設(shè)計中各個模塊在版圖上的位置，如·，確定I/O的位置，模塊放置，電源規(guī)劃等基于標(biāo)準(zhǔn)單元的SoC芯片設(shè)計流程功耗分析（PowerAnalysis）在設(shè)計中的許多步驟都需要對芯片功耗進行分析，從而決定是否需要對設(shè)計進行改進。在版圖布局規(guī)劃后，需要對電源網(wǎng)絡(luò)進行功耗分析（PNA，PowerNetworkAnalysis），確定電源引腳的位置和電源線寬度。在完成布局布線后，需要對整個版圖的布局進行動態(tài)功耗分析和靜態(tài)功耗分析。除了對版圖進行功耗分析以外，還應(yīng)通過仿真工具快速計算動態(tài)功耗，找出主要的功耗模塊或單元。基于標(biāo)準(zhǔn)單元的SoC芯片設(shè)計流程單元布局和優(yōu)化（Placement&Optimization）單元布局和優(yōu)化主要定義每個標(biāo)準(zhǔn)單元的擺放位置并根據(jù)擺放的位置進行優(yōu)化。靜態(tài)時序分析（STA，StaticTimingAnalysis）通過對提取電路中所有路徑上的延遲等信息的分析，計算出信號在時序路徑上的延遲，檢查是否滿足要求?；跇?biāo)準(zhǔn)單元的SoC芯片設(shè)計流程形式驗證（FormalVerification）形式驗證也是一種靜態(tài)驗證方法?？蓽y性電路插入（DFT，DesignforTest）可測性設(shè)計是SoC設(shè)計中的重要一步。通常，對于邏輯電路采用掃描鏈的可測試結(jié)構(gòu)，對于芯片的輸入/輸出端口采用邊界掃描的可測試結(jié)構(gòu)。在整個設(shè)計流程中會多次引入形式驗證用于比較RTL代碼之間、門級網(wǎng)表與RTL代碼之間，以及門級網(wǎng)表之間在修改之前與修改之后功能的一致性?；跇?biāo)準(zhǔn)單元的SoC芯片設(shè)計流程時鐘樹綜合（ClockTreeSynthesis）SoC設(shè)計方法強調(diào)同步電路的設(shè)計，即所有的寄存器或一組寄存器是由同一個時鐘的同一個邊沿驅(qū)動的。構(gòu)造芯片內(nèi)部全局或局部平衡的時鐘鏈的過程稱為時鐘樹綜合。布線設(shè)計（Routing）這一階段完成所有節(jié)點的連接?；跇?biāo)準(zhǔn)單元的SoC芯片設(shè)計流程寄生參數(shù)提?。≒arasiticExtraction）通過提取版圖上內(nèi)部互連所產(chǎn)生的寄生電阻和電容值，進而得到版圖實現(xiàn)后的真實時序信息。后仿真（Post-layoutSimulation）后仿真也叫門級仿真、時序仿真、帶反標(biāo)的仿真，需要利用在布局布線后獲得的精確延遲參數(shù)和網(wǎng)表進行仿真，驗證網(wǎng)表的功能和時序是否正確。這些寄宿生電路信息將用于做靜態(tài)時序分析和后仿真。基于標(biāo)準(zhǔn)單元的SoC芯片設(shè)計流程ECO修改（ECO，EngineeringChangeOrder）這一步實際上是正常設(shè)計流程的一個例外。當(dāng)在設(shè)計的最后階段發(fā)現(xiàn)個別路徑有時序問題或邏輯錯誤時，有必要通過ECO對設(shè)計的局部進行小范圍的修改和重新布線，并不影響芯片其余部分的布局布線。在大規(guī)模的IC設(shè)計中，ECO修改是一種有效、省時的方法，通常會被采用。基于標(biāo)準(zhǔn)單元的SoC芯片設(shè)計流程物理驗證（PhysicalVerification）物理驗證是對版圖的設(shè)計規(guī)則檢查（DRC，DesignRuleCheck）及邏輯圖網(wǎng)表和版圖網(wǎng)表比較（LVS，LayoutVs.Schematic）。DRC用以保證制造良率。LVS用以確認電路版圖網(wǎng)表結(jié)構(gòu)是否與其原始電路原理圖（網(wǎng)表)一致。SoC設(shè)計流程(3)第二章SoC設(shè)計方法與實現(xiàn)基于FPGA的SoC設(shè)計流程FPGA（FieldProgrammableGateArray）現(xiàn)場可編程邏輯門陣列。具有靈活性、縮短設(shè)計周期的優(yōu)勢。SoPC隨著集成電路工藝和EDA工具的發(fā)展，F(xiàn)PGA作為一種專用芯片除了作為原型驗證平臺，已被直接應(yīng)用于很多應(yīng)用領(lǐng)域?；贔PGA的SoC稱為可編程系統(tǒng)級芯片（SoPC，SystemonProgrammableChip），或稱為SoCFPGA。集成了由FPGA廠商提供的預(yù)先設(shè)計好、經(jīng)過嚴格測試過的處理器等IP軟核或硬核?；贔PGA的設(shè)計流程基于FPGA的設(shè)計流程功能設(shè)計根據(jù)任務(wù)要求，選擇合理的設(shè)計方案和合適的器件類型。將所設(shè)計的電路以FPGAEDA工具要求的某種形式表示出來，并輸入給EDA工具。將設(shè)計編譯為由基本邏輯單元構(gòu)成的邏輯網(wǎng)表。邏輯網(wǎng)表配置到具體FPGA上。將邏輯網(wǎng)表中的單元配置到芯片內(nèi)部的固有硬件結(jié)構(gòu)上，并需要在速度最優(yōu)和面積最優(yōu)之間做出選擇；布線是根據(jù)布局的拓撲，利用芯片內(nèi)的連線資源，合理、正確地連接各個元件。設(shè)計輸入綜合實現(xiàn)布局布線器件編程產(chǎn)生數(shù)據(jù)文件（位數(shù)據(jù)流文件，Bitstream），然后將其下載到FPGA芯片中?；贔PGA的設(shè)計驗證流程行為仿真綜合前對RTL設(shè)計的電路進行邏輯功能驗證，該仿真沒有延遲信息。在仿真時，把綜合生成的標(biāo)準(zhǔn)延時文件反標(biāo)注到綜合仿真模型中去，主要評估門延時帶來的影響指將布局布線后的延時信息反標(biāo)注到設(shè)計網(wǎng)表中，檢測有無時序違規(guī)，此時延時最精確，能較好的反應(yīng)FPGA的實際工作情況。主要應(yīng)用于高速電路設(shè)計中，對信號完整性和電子干擾等特性進行分析。綜合后仿真時序仿真與驗證板級仿真與驗證示例：Xilinx的Zynq-7000SoPC集成了硬處理器內(nèi)核的新型FPGA帶FPGA功能的處理器而不是帶處理器的FPGAProcessingSystem（PS)ProgrammableLogic(PL)PS和PL傳統(tǒng)嵌入式處理器結(jié)構(gòu)傳統(tǒng)的可編程邏輯和支持多種標(biāo)準(zhǔn)的I/O通過內(nèi)部高速總線AXI進行互連面向SoPC的XilinxFPGA設(shè)計流程硬件流程完成HDL設(shè)計輸入，仿真，綜合和實現(xiàn)過程EDKVivado(新版）軟件