重慶電子工程職業(yè)學(xué)院授課方案課名：HDL硬件描述語言教師：尹洪劍班級：微電子1501-1503編寫時間：課題：第五章時序邏輯電路5.1時序邏輯建模概述5.2寄存器和鎖存器的設(shè)計(jì)5.3寄存器和鎖存器的推斷教學(xué)目的及要求：寄存器和鎖存器的設(shè)計(jì)方法。教學(xué)重點(diǎn)：寄存器和鎖存器的設(shè)計(jì)方法教學(xué)難點(diǎn)：寄存器和鎖存器的設(shè)計(jì)方法復(fù)習(xí)講解新課第五章時序邏輯電路5.1時序邏輯建模概述組合邏輯，其特點(diǎn)是輸出值不能被保存下來，而是隨輸入的改變而改變。組合邏輯的輸入發(fā)生變化時，輸出值也在同一時刻變化。時序邏輯電路，是指在電路中，包含一個或多個存儲單元。這些存儲單元可以是邊沿觸發(fā)的寄存器，或是電平觸發(fā)的鎖存器。由于引入了存儲單元，時序邏輯電路具有“記憶”功能。時序邏輯電路的輸出同時取決于當(dāng)前時刻和以前時刻的輸入。5.2寄存器和存儲器的設(shè)計(jì)寄存器和鎖存器是時序邏輯電路中最基本的存儲單元。一、寄存器設(shè)計(jì)實(shí)例例5.1利用VerilogHDL設(shè)計(jì)一個簡單寄存器。時鐘信號上升沿觸發(fā)。moduledff(inputi_clk，inputi_din，outputrego_dout)；always@(posedgei_clk)o_dout<=i_din；endmodule旁批欄：例5.2利用VerilogHDL設(shè)計(jì)一個帶異步復(fù)位端口的寄存器，復(fù)位信號i_rst_n低電平有效。moduledff_asyn_reset(inputi_clk,inputi_din,inputi_rst_n,outputrego_dat);always@(posedgei_clkornegedgei_rst_n)if(!i_rst_n)o_dout<=0;elseo_dout<=i_din;endmodule二、鎖存器設(shè)計(jì)實(shí)例例5.3用VerilogHDL描述一個簡單的鎖存器?？刂菩盘杋_en高電平有效。modulelatch(inputi_en,inputi_din,outputrego_dout);always@(i_dinori_en)if(i_en)o_dout<=i_din;endmodule5.3寄存器和鎖存器的推斷并不是所有的行為描述語句都可以生成鎖存器和寄存器，綜合工具將根據(jù)一定的規(guī)則分析各條always語句，生成帶各種端口的寄存器和鎖存器單元。一、寄存器的推斷不帶復(fù)位端口的寄存器可以由一個在always語句中被賦值的變量描述，且該always語句的敏感列表中只包含一個邊沿敏感信號。帶異步復(fù)位或置位端口的寄存器可由一個在always語句中被賦值的變量描述，且該always語句的敏感列表中包含至少兩個邊沿敏感信號，但不包含任何電平敏感的信號。二、鎖存器的推斷鎖存器可由一個在always語句中被賦值的變量描述，并在該always語