【答案】《電子線路設(shè)計(jì)、測(cè)試與實(shí)驗(yàn)(二)》(華中科技大學(xué))章節(jié)作業(yè)慕課答案

有些題目順序不一致，下載后按鍵盤(pán)ctrl+F進(jìn)行搜索模塊二邏輯門(mén)電路測(cè)試與應(yīng)用邏輯門(mén)測(cè)試題1.單選題：4000系列CMOS器件的電源電壓范圍為

選項(xiàng)：

A、3V±0.3V

B、5V±0.25V

C、3V~15V

D、3V~30V

E、1V~10V

F、3V~5V

答案：【3V~15V】2.單選題：74LS系列邏輯門(mén)電路的允許電源電壓范圍是

選項(xiàng)：

A、3.3V±0.3V

B、5V±0.25V

C、10V±1V

D、12V±1.2V

E、15V±1.5V

F、30V±3V

答案：【5V±0.25V】3.單選題：在下圖所示由74系列或非門(mén)組成的電路中，邏輯門(mén)GM輸出的高、低電平符合VOH≥3.2V，VOL≤0.4V。或非門(mén)每個(gè)輸入端的輸入電流IIL≤-1.6mA，IIH≤40μA。VOL≤0.4V時(shí)的輸出電流的最大值IOL（max）=16mA，VOH≥3.2V時(shí)的輸出電流的最大值為IOH（max）=-0.4mA。GM的輸出電阻可忽略不計(jì)。計(jì)算GM可驅(qū)動(dòng)的或非門(mén)的個(gè)數(shù)為

選項(xiàng)：

A、2

B、3

C、4

D、5

E、6

F、7

答案：【5】4.單選題：在下圖所示電路中，邏輯門(mén)GM輸出的高、低電平符合VOH≥3.2V，VOL≤0.25V。所有的反相器均為74LS系列TTL電路，輸入電流IIL≤-0.4mA，IIH≤20μA。VOL≤0.25V時(shí)的輸出電流的最大值為IOL（max）=8mA，VOH≥3.2V時(shí)的輸出電流的最大值為IOH（max）=-0.4mA，GM的輸出電阻可忽略不計(jì)。計(jì)算GM可驅(qū)動(dòng)的反相器的個(gè)數(shù)為

選項(xiàng)：

A、5

B、7

C、10

D、12

E、15

F、20

答案：【20】5.單選題：下面幾種邏輯門(mén)中，可以用作雙向開(kāi)關(guān)的是

選項(xiàng)：

A、或非門(mén)

B、與非門(mén)

C、異或門(mén)

D、CMOS傳輸門(mén)

E、TSL門(mén)（三態(tài)門(mén)）

F、OC門(mén)

答案：【CMOS傳輸門(mén)】6.單選題：以下電路中常用于總線應(yīng)用的有

選項(xiàng)：

A、TSL門(mén)（三態(tài)門(mén)）

B、OC門(mén)

C、CMOS傳輸門(mén)

D、CMOS與非門(mén)

E、普通TTL與非門(mén)

F、普通TTL或非門(mén)

答案：【TSL門(mén)（三態(tài)門(mén)）】7.多選題：對(duì)于TTL與非門(mén)閑置輸入端的處理，可以（）

選項(xiàng)：

A、接電源

B、通過(guò)電阻3kΩ接電源

C、接地

D、與有用輸入端并聯(lián)

E、懸空

F、通過(guò)電阻5.1kΩ接地

答案：【接電源;通過(guò)電阻3kΩ接電源;與有用輸入端并聯(lián);懸空】8.多選題：三態(tài)門(mén)輸出高阻狀態(tài)時(shí)，下列說(shuō)法正確的是（）

選項(xiàng)：

A、用電壓表測(cè)量指針不動(dòng)

B、相當(dāng)于懸空

C、電壓不高不低

D、測(cè)量電阻指針不動(dòng)

E、對(duì)下級(jí)電路無(wú)任何影響

答案：【相當(dāng)于懸空;對(duì)下級(jí)電路無(wú)任何影響】9.多選題：下列各種門(mén)電路中哪些不可以將輸出端并聯(lián)使用（輸入端的狀態(tài)不一定相同）

選項(xiàng)：

A、具有推拉式輸出級(jí)的TTL電路

B、TTL電路的OC門(mén)

C、TTL電路的三態(tài)輸出門(mén)

D、普通的CMOS門(mén)

E、漏極開(kāi)路輸出的CMOS門(mén)

F、CMOS電路的三態(tài)輸出門(mén)

答案：【具有推拉式輸出級(jí)的TTL電路;普通的CMOS門(mén)】10.單選題：三態(tài)門(mén)的三種狀態(tài)分別為：高電平、低電平、不高不低的電壓。

選項(xiàng)：

A、正確

B、錯(cuò)誤

答案：【錯(cuò)誤】11.單選題：普通的邏輯門(mén)電路的輸出端不可以并聯(lián)在一起，否則可能會(huì)損壞器件。

選項(xiàng)：

A、正確

B、錯(cuò)誤

答案：【正確】12.單選題：當(dāng)TTL與非門(mén)的輸入端懸空時(shí)相當(dāng)于輸入為邏輯1。

選項(xiàng)：

A、正確

B、錯(cuò)誤

答案：【正確】13.單選題：在TTL電路中通常規(guī)定邏輯1電平額定值為5V。

選項(xiàng)：

A、正確

B、錯(cuò)誤

答案：【錯(cuò)誤】14.單選題：CMOS電路比TTL電路功耗大。

選項(xiàng)：

A、正確

B、錯(cuò)誤

答案：【錯(cuò)誤】15.單選題：CMOS電路和TTL電路在使用時(shí)，不用的輸入管腳可懸空。

選項(xiàng)：

A、正確

B、錯(cuò)誤

答案：【錯(cuò)誤】16.單選題：TTLOC門(mén)（集電極開(kāi)路門(mén)）的輸出端可以直接相連，實(shí)現(xiàn)線與。

選項(xiàng)：

A、正確

B、錯(cuò)誤

答案：【正確】模塊三VerilogHDL簡(jiǎn)介MOOC-VerilogHDL-單元測(cè)驗(yàn)1.單選題：verilogHDL中對(duì)于變量的定義一般有wire和reg兩種，若a為wire型，b為reg型，其余信號(hào)不確定，所有信號(hào)位寬都是一位的，下面的描述錯(cuò)誤的是

選項(xiàng)：

A、assigna=b

B、assignb=a

C、assigna=b&c

D、assigna=b^c^d

E、b＜=a

F、b＜=a&c

答案：【assignb=a】2.單選題：Verilog基本語(yǔ)法中通常表示不確定的邏輯狀態(tài)和高阻態(tài)的符號(hào)分別是

選項(xiàng)：

A、z和x

B、z和Z

C、x和X

D、x和z

E、x和y

F、y和Y

答案：【x和z】3.單選題：verilog中經(jīng)常使用（）來(lái)表示一個(gè)常量，用以提高程序的可讀性，且經(jīng)常用于定義變量的寬度

選項(xiàng)：

A、parameter

B、define

C、include

D、always

E、begin

F、module

答案：【parameter】4.單選題：verilogHDL的基本結(jié)構(gòu)中通常需要進(jìn)行模塊范圍的定義，VerilogHDL的模塊范圍的定義的開(kāi)始和結(jié)束方式是

選項(xiàng)：

A、/*...*/

B、{...}

C、if...else

D、module...endmodule

E、begin...end

F、

答案：【module...endmodule】5.單選題：講解中提到的VHDL和Verilog這兩中HDL語(yǔ)言先后與1987年和1995年成為（）標(biāo)準(zhǔn)

選項(xiàng)：

A、EI

B、SCI

C、IEEE

D、IE

E、NI

F、802.11

答案：【IEEE】6.單選題：現(xiàn)在定義了一個(gè)1位的加法器addbit（ci，a，b，co，sum），模塊的結(jié)果用表達(dá)式表示為{co，sub}=a+b+ci，其中a,b為兩個(gè)加數(shù)，ci為來(lái)自低位的進(jìn)位，sum為和，co為向高位的進(jìn)位，如果以此1位加法器構(gòu)建四位加法器，同時(shí)定義頂層模塊中的端口信號(hào)和中間變量的定義：output[3:0]result;//4位輸出結(jié)果outputcarry;//進(jìn)位輸出input[3:0]r1,r2;//兩個(gè)4位加數(shù)inputci;//來(lái)自低位的進(jìn)位信號(hào)wire[3:0]r1,r2,result;//線型類(lèi)型定義wireci,carry,c1,c2,c3;//線型類(lèi)型定義和中間變量下面通過(guò)層次調(diào)用的方式進(jìn)行邏輯實(shí)現(xiàn)中的表達(dá)式正確的是

選項(xiàng)：

A、addbit(r1,r2,ci,result,c1)

B、addbit(r1[0],r2[0],ci,result[0],c1)

C、addbitU0(ci,r1[0],r2[0],result[0],c1)

D、addbitU0(ci,r1[0],r2[0],cl,result[0])

E、addbitU0(r1[0],r2[0],ci,result[0],cl)

F、addbit,U0(r1[0],r2[0],cl,result[0],ci)

答案：【addbitU0(ci,r1[0],r2[0],cl,result[0])】7.單選題：有如下一個(gè)描述電路的verilogHDL程序段always@(aorborcordortmp1ortmp2)begintmp1＜=a&b;tmp2＜=c|d;y＜=tmp1|tmp2;end初始值a=0，b=1，c=0，d=0，tmp1=0，tmp2=0，y=0如果這個(gè)時(shí)候發(fā)生變化a=1，請(qǐng)推算變化穩(wěn)定后的tmp和tmp2，y的值是

選項(xiàng)：

A、0,0,0

B、1,0,0

C、1,0,1

D、1,1,0

E、1,1,1

F、0,1,0

答案：【1,0,1】8.單選題：非阻塞賦值使用符號(hào)（）來(lái)表示

選項(xiàng)：

A、-

B、=

C、<

D、＜=

E、>

F、>=

答案：【＜=】9.單選題：在使用verilog描述一個(gè)二選一的數(shù)據(jù)選擇器時(shí)，使用一條語(yǔ)句來(lái)進(jìn)行描述assignout1=（sel&b）|（~sel&a），這條語(yǔ)句對(duì)應(yīng)的是課程講解中的

選項(xiàng)：

A、行為描述方式

B、數(shù)據(jù)流描述方式

C、過(guò)程描述方式

D、結(jié)構(gòu)描述方式

E、層級(jí)描述方式

F、尋跡描述方式

答案：【數(shù)據(jù)流描述方式】10.單選題：對(duì)于通過(guò)verilogHDL描述電路時(shí)有時(shí)會(huì)使用到case語(yǔ)句，對(duì)于case語(yǔ)句，如果在其中一個(gè)分支下面需要描述的語(yǔ)句多于一條，正確的處理方式是

選項(xiàng)：

A、使用小括號(hào)（）進(jìn)行區(qū)域限定操作

B、使用中括號(hào)[]進(jìn)行區(qū)域限定操作

C、可以不用理會(huì)，正常的描述

D、使用begin...end方式進(jìn)行區(qū)域限定操作

E、使用大括號(hào){}進(jìn)行區(qū)域限定操作

F、使用符號(hào)對(duì)/**/進(jìn)行區(qū)域限定操作

答案：【使用begin...end方式進(jìn)行區(qū)域限定操作】11.多選題：通過(guò)verilogHDL描述電路的方式有

選項(xiàng)：

A、行為描述方式

B、數(shù)據(jù)流描述方式

C、自上而下描述方式

D、分步描述方式

E、結(jié)構(gòu)描述方式

F、嵌套描述方式

答案：【行為描述方式;數(shù)據(jù)流描述方式;結(jié)構(gòu)描述方式】12.多選題：在verilogHDL的數(shù)字表達(dá)方式用，和十進(jìn)制數(shù)127表示的數(shù)字相同的表達(dá)方式有

選項(xiàng)：

A、8'd127

B、8'b1111111

C、8'h7f

D、8'b11_11_11_11

E、8'd1111111

F、8'h1111111

答案：【8'd127;8'b1111111;8'h7f;8'b11_11_11_11】13.多選題：verilog語(yǔ)法中，間隔符號(hào)主要包括

選項(xiàng)：

A、空格符

B、注釋符

C、TAB鍵

D、換行符

E、下劃線

F、換頁(yè)符

答案：【空格符;TAB鍵;換行符;換頁(yè)符】14.多選題：在課程內(nèi)容中，講解過(guò)的正確的層次調(diào)用方法有

選項(xiàng)：

A、輸入輸出方向?qū)?yīng)調(diào)用方式

B、位置對(duì)應(yīng)調(diào)用方式

C、位寬對(duì)應(yīng)調(diào)用方式

D、端口名對(duì)應(yīng)調(diào)用方式

E、字符名對(duì)應(yīng)調(diào)用方式

F、變量名對(duì)應(yīng)調(diào)用方式

答案：【位置對(duì)應(yīng)調(diào)用方式;端口名對(duì)應(yīng)調(diào)用方式】15.多選題：verilogHDL中已經(jīng)預(yù)先定義了的門(mén)級(jí)原型的符號(hào)有

選項(xiàng)：

A、nand

B、not

C、nxor

D、nor

E、xor

F、or

答案：【nand;not;nor;xor;or】16.單選題：使用高級(jí)語(yǔ)句case描述電路時(shí)，default語(yǔ)句必須進(jìn)行描述

選項(xiàng)：

A、正確

B、錯(cuò)誤

答案：【錯(cuò)誤】17.單選題：時(shí)序邏輯只能使用非阻塞邏輯

選項(xiàng)：

A、正確

B、錯(cuò)誤

答案：【正確】18.單選題：通過(guò)層次調(diào)用的方式來(lái)實(shí)現(xiàn)較為復(fù)雜的電路邏輯時(shí)，可采用端口對(duì)應(yīng)的方式來(lái)完成層次調(diào)用，如果底層模塊里頭有頂層模塊里頭不需要的輸出信號(hào)時(shí)，可以在引用的端口名表項(xiàng)的地方不關(guān)聯(lián)頂層的變量

選項(xiàng)：

A、正確

B、錯(cuò)誤

答案：【正確】19.單選題：Verilog語(yǔ)法中通過(guò)拼接運(yùn)算符{}來(lái)將兩個(gè)小位寬的數(shù)據(jù)組合成大位寬的數(shù)據(jù)

選項(xiàng)：

A、正確

B、錯(cuò)誤

答案：【正確】20.單選題：and是Verilog語(yǔ)法中預(yù)先定義了的門(mén)級(jí)原型

選項(xiàng)：

A、正確

B、錯(cuò)誤

答案：【正確】21.單選題：always模塊只能描述時(shí)序邏輯

選項(xiàng)：

A、正確

B、錯(cuò)誤

答案：【錯(cuò)誤】22.單選題：assign語(yǔ)句只能描述組合邏輯

選項(xiàng)：

A、正確

B、錯(cuò)誤

答案：【正確】23.單選題：VerilogHDL語(yǔ)法中的關(guān)鍵詞是區(qū)分大小寫(xiě)的

選項(xiàng)：

A、正確

B、錯(cuò)誤

答案：【正確】24.單選題：HDL在執(zhí)行方式上總體是以并行的方式工作的

選項(xiàng)：

A、正確

B、錯(cuò)誤

答案：【正確】25.單選題：VHDL語(yǔ)言相對(duì)verilog語(yǔ)言更早成為國(guó)際標(biāo)準(zhǔn)

選項(xiàng)：

A、正確

B、錯(cuò)誤

答案：【正確】模塊四FPGA應(yīng)用開(kāi)發(fā)基礎(chǔ)FPGA應(yīng)用開(kāi)發(fā)基礎(chǔ)單元測(cè)驗(yàn)1.單選題：6位7段數(shù)碼管動(dòng)態(tài)顯示模塊如圖1，要求人眼看到所有數(shù)碼管同時(shí)顯示各自對(duì)應(yīng)的數(shù)字，控制數(shù)碼管位選信號(hào)的動(dòng)態(tài)掃描時(shí)鐘信號(hào)頻率約為多少（）

選項(xiàng)：

A、1Hz

B、10Hz

C、100Hz

D、1kHz

E、100kHz

F、1MHz

答案：【1kHz】2.單選題：數(shù)字頻率計(jì)設(shè)計(jì)示例中的測(cè)頻計(jì)數(shù)模塊共有多少個(gè)狀態(tài)（）

選項(xiàng)：

A、1

B、2

C、3

D、4

E、5

F、6

答案：【3】3.單選題：數(shù)字鐘的設(shè)計(jì)實(shí)驗(yàn)示例中，采用了分層次、分模塊的設(shè)計(jì)方法，請(qǐng)問(wèn)示例實(shí)現(xiàn)中共分為幾層次？

選項(xiàng)：

A、1

B、2

C、3

D、4

E、5

F、6

答案：【5】4.單選題：已知Nexys4開(kāi)發(fā)板外部時(shí)鐘信號(hào)頻率為100MHz，數(shù)字鐘用來(lái)產(chǎn)生秒信號(hào)的時(shí)鐘信號(hào)頻率為1Hz，若采用計(jì)數(shù)器對(duì)100MHz的外部時(shí)鐘分頻得到1Hz的秒信號(hào)，請(qǐng)問(wèn)該計(jì)數(shù)器至少需要多少位？（）

選項(xiàng)：

A、10

B、20

C、25

D、27

E、30

F、15

答案：【27】5.單選題：已知某verilog仿真測(cè)試文件時(shí)鐘信號(hào)描述如下：parameterPERIOD=10;alwaysbeginCLK=1'b0;#(PERIOD/2)CLK=1'b1;#(PERIOD/2);end且該verilog文件頂部有如下代碼：`timescale1us/1ns，則模擬仿真時(shí)鐘周期是（）

選項(xiàng)：

A、10ps

B、10ns

C、10us

D、1ps

E、1ns

F、1us

答案：【10us】6.多選題：可以通過(guò)新增以下哪些類(lèi)型文件添加ChipScope調(diào)試IP核（）

選項(xiàng)：

A、VerilogModule

B、VerilogTestFixture

C、IP

D、ChipScopeDefintionandConnectionFiles

E、VHDLPackage

F、VHDLLibrary

答案：【IP;ChipScopeDefintionandConnectionFiles】7.多選題：在ISEFPGA開(kāi)發(fā)流程中進(jìn)行實(shí)現(xiàn)（Implement）之前應(yīng)該完成以下哪些步驟

選項(xiàng)：

A、設(shè)計(jì)輸入

B、功能仿真

C、添加約束

D、邏輯綜合

E、生成可編輯文件

F、下載編程

答案：【設(shè)計(jì)輸入;功能仿真;添加約束;邏輯綜合】8.單選題：為減小頻率計(jì)的測(cè)頻誤差，測(cè)頻計(jì)數(shù)時(shí)間越短越好

選項(xiàng)：

A、正確

B、錯(cuò)誤

答案：【錯(cuò)誤】9.單選題：Verilog語(yǔ)言中對(duì)同一子模塊實(shí)例化時(shí)模塊端口可以位置關(guān)聯(lián)和名稱(chēng)關(guān)聯(lián)兩種不同的方法混用

選項(xiàng)：

A、正確

B、錯(cuò)誤

答案：【錯(cuò)誤】10.單選題：Verilog語(yǔ)言引用的子模塊可以是一個(gè)設(shè)計(jì)好的Verilog模塊，也可以是別的HDL語(yǔ)言如VHDL語(yǔ)言設(shè)計(jì)的元件，還可以是IP核模塊。

選項(xiàng)：

A、正確

B、錯(cuò)誤

答案：【正確】11.單選題：Verilog語(yǔ)言中子模塊引用時(shí)只能以實(shí)例的方式嵌套在其他模塊內(nèi)，嵌套的層次沒(méi)有限制。

選項(xiàng)：

A、正確

B、錯(cuò)誤

答案：【正確】模塊六時(shí)序邏輯電路設(shè)計(jì)與實(shí)現(xiàn)時(shí)序邏輯電路單元測(cè)驗(yàn)1.單選題：如圖，CC4027芯片的電源VDD，和VSS應(yīng)該分別接

選項(xiàng)：

A、+5V,0V

B、+5V,-5V

C、-15V,+15V

D、0V,+5V

答案：【+5V,0V】2.單選題：時(shí)序邏輯電路特點(diǎn)中，下列敘述正確的是

選項(xiàng)：

A、電路任一時(shí)刻的輸出與輸入信號(hào)和電路原來(lái)狀態(tài)均有關(guān)

B、電路任一時(shí)刻的輸出只與當(dāng)時(shí)輸入信號(hào)有關(guān)

C、電路任一時(shí)刻的輸出只與電路原來(lái)狀態(tài)有關(guān)

D、電路任一時(shí)刻的輸出與輸入信號(hào)和電路原來(lái)狀態(tài)均無(wú)關(guān)

答案：【電路任一時(shí)刻的輸出與輸入信號(hào)和電路原來(lái)狀態(tài)均有關(guān)】3.單選題：同步時(shí)序邏輯電路和異步時(shí)序邏輯電路的區(qū)別在于異步時(shí)序邏輯電路

選項(xiàng)：

A、沒(méi)有統(tǒng)一的時(shí)鐘脈沖控制

B、沒(méi)有觸發(fā)器

C、沒(méi)有穩(wěn)定狀態(tài)

D、輸出只與內(nèi)部狀態(tài)有關(guān)

答案：【沒(méi)有統(tǒng)一的時(shí)鐘脈沖控制】4.單選題：時(shí)序邏輯電路在結(jié)構(gòu)上

選項(xiàng)：

A、必須有存儲(chǔ)電路

B、必須有組合邏輯電路

C、必須有存儲(chǔ)電路和組合邏輯電路

D、以上均正確

答案：【必須有存儲(chǔ)電路】5.單選題：將某時(shí)鐘頻率為32MHz的CP變?yōu)?MHz的CP，需要個(gè)二進(jìn)制計(jì)數(shù)器

選項(xiàng)：

A、1

B、2

C、3

D、4

答案：【3】6.單選題：用觸發(fā)器設(shè)計(jì)一個(gè)輸出為1，3，8的電路，需要幾個(gè)觸發(fā)器

選項(xiàng)：

A、1

B、2

C、3

D、4

答案：【2】7.單選題：如圖74ls74xinpiande電源Vcc，和GND應(yīng)該分別接

選項(xiàng)：

A、+5V，0V

B、+5V，-5V

C、-15V，+15V

D、0V，+5Ｖ

E、+15V,0V

F、0V，+15V

答案：【+5V，0V】8.單選題：用雙蹤示波器觀察3個(gè)以上波形，分兩次觀測(cè),且示波器的觸發(fā)源已經(jīng)設(shè)置為CH2。做法是正確的：

選項(xiàng)：

A、

B、

C、

D、

E、

F、只要是兩兩相互比較就可以了

答案：【】9.單選題：關(guān)于觸發(fā)電平的設(shè)置正確的說(shuō)法是

選項(xiàng)：

A、觸發(fā)電平設(shè)置在觸發(fā)源信號(hào)幅度范圍內(nèi)，具體值不重要。

B、觸發(fā)電平的設(shè)置可以是任意的。

C、觸發(fā)電平的設(shè)置與觸發(fā)源沒(méi)有任何關(guān)系

D、觸發(fā)電平必須設(shè)置在觸發(fā)源信號(hào)幅度的中間值

E、觸發(fā)電平設(shè)置在源信號(hào)幅度范圍內(nèi)

F、以上說(shuō)法均不正確

答案：【觸發(fā)電平設(shè)置在觸發(fā)源信號(hào)幅度范圍內(nèi)，具體值不重要?！?0.多選題：使用CC4027實(shí)現(xiàn)模4可逆法器時(shí)，用示波器觀察信號(hào)的時(shí)候，觸發(fā)斜率設(shè)置說(shuō)法正確的是

選項(xiàng)：

A、實(shí)現(xiàn)加法的時(shí)候設(shè)置為上升沿觸發(fā)

B、實(shí)現(xiàn)減法的時(shí)候設(shè)置為下降沿觸發(fā)

C、不需要設(shè)置，因?yàn)镃C4027是上升沿觸發(fā)

D、實(shí)現(xiàn)加法的時(shí)候設(shè)置為下降沿觸發(fā)

E、實(shí)現(xiàn)減法的時(shí)候設(shè)置為上升沿觸發(fā)

F、只能設(shè)置為上升沿，因?yàn)镃C4027是上升沿觸發(fā)

答案：【實(shí)現(xiàn)加法的時(shí)候設(shè)置為下降沿觸發(fā);實(shí)現(xiàn)減法的時(shí)候設(shè)置為上升沿觸發(fā)】11.多選題：關(guān)于CC4027說(shuō)法正確的是

選項(xiàng)：

A、SD=0,RD=1時(shí)Q=0

B、SD=1,RD=0時(shí)Q=1

C、SD=0,RD=0時(shí)計(jì)數(shù)

D、SD=1,RD=1計(jì)數(shù)

E、SD=0,RD=1時(shí)Q=1

F、SD=1,RD=0時(shí)Q=0

答案：【SD=0,RD=1時(shí)Q=0;SD=1,RD=0時(shí)Q=1;SD=0,RD=0時(shí)計(jì)數(shù)】12.多選題：4LS10的中單個(gè)與非門(mén)多余入端的處理方法正確的是

選項(xiàng)：

A、接+5V

B、與Vcc接在一起

C、接地

D、懸空

E、與Vss連接在一起

F、以上均不正確

答案：【接+5V;與Vcc接在一起】13.多選題：用雙蹤示波器觀察3個(gè)以上波形，分兩次觀測(cè)。具體做法如下,做法是正確的：

選項(xiàng)：

A、

B、

C、

D、

E、

F、只要是兩兩相互比較就可以了

答案：【;】14.多選題：下圖的三個(gè)信號(hào)都是同源的，通過(guò)雙路示波器同時(shí)觀察CP和1Q，觸發(fā)源設(shè)置正確的是

選項(xiàng)：

A、將1Q接入的通道設(shè)置為觸發(fā)源

B、設(shè)置為上升沿觸發(fā)

C、將CP接入的通道設(shè)置為觸發(fā)源

D、可以將任意通道設(shè)置為觸發(fā)源

E、設(shè)置為下降沿觸發(fā)

F、以上都不正確

答案：【將1Q接入的通道設(shè)置為觸發(fā)源;設(shè)置為上升沿觸發(fā)】15.多選題：CC4011的中單個(gè)與非門(mén)多余入端的處理方法正確的是

選項(xiàng)：

A、接+5V

B、與VDD連接在一起

C、接地

D、懸空

E、與VSS連接在一起

F、以上均不正確

答案：【接+5V;與VDD連接在一起】16.多選題：關(guān)于74LS74觸發(fā)器說(shuō)法正確的是

選項(xiàng)：

A、SD=0,RD=1時(shí)Q=1

B、SD=1,RD=0時(shí)Q=0

C、SD=1,RD=1,CP=0時(shí)Q不變

D、SD=0,RD=0時(shí)Q=0

E、SD=0,RD=1時(shí)Q=0

F、SD=1,RD=0時(shí)Q=1

答案：【SD=0,RD=1時(shí)Q=1;SD=1,RD=0時(shí)Q=0;SD=1,RD=1,CP=0時(shí)Q不變】模塊七利用MSI搭建復(fù)雜數(shù)字電路利用MSI搭建復(fù)雜數(shù)字電路單元測(cè)驗(yàn)題1.單選題：一個(gè)5位二進(jìn)制加法計(jì)數(shù)器，初始狀態(tài)為00000，經(jīng)過(guò)201個(gè)輸入脈沖后，計(jì)數(shù)器的狀態(tài)為

選項(xiàng)：

A、01001

B、00111

C、00101

D、01000

E、10101

F、10001

答案：【01001】2.單選題：同步可預(yù)置數(shù)的可加/減4位二進(jìn)制計(jì)數(shù)器74LS191芯片組成下圖所示電路。各電路的計(jì)數(shù)長(zhǎng)度M為多少？

選項(xiàng)：

A、31

B、30

C、3

D、13

E、23

F、33

答案：【31】3.單選題：已知電路的當(dāng)前狀態(tài)Q3Q2Q1Q0為“1100”，74LS191具有異步置數(shù)的邏輯功能，請(qǐng)問(wèn)在時(shí)鐘作用下，電路的下一狀態(tài)（Q3Q2Q1Q0）為

選項(xiàng)：

A、“0000”

B、“1100”

C、“1011”

D、“1101”

E、“0001”

F、“1000”

答案：【“0000”】4.單選題：圖示電路是可變進(jìn)制計(jì)數(shù)器。試分析當(dāng)控制變量A為0和1時(shí)，電路分別為進(jìn)制計(jì)數(shù)器。

選項(xiàng)：

A、10、12

B、9、11

C、9、12

D、10、11

E、8、10

F、8、12

答案：【10、12】5.單選題：分析如圖所示的計(jì)數(shù)器電路，說(shuō)明這是幾進(jìn)制的計(jì)數(shù)器

選項(xiàng)：

A、10

B、5

C、6

D、8

E、12

F、16

答案：【10】6.單選題：74LS161構(gòu)成分頻電路如圖所示，分頻比為

選項(xiàng)：

A、1：63

B、1:32

C、1:56

D、1:60

答案：【1：63】7.單選題：同步時(shí)序邏輯電路中所有觸發(fā)器的時(shí)鐘端應(yīng)相連

選項(xiàng)：

A、正確

B、錯(cuò)誤

答案：【正確】8.單選題：計(jì)數(shù)器屬于組合邏輯電路

選項(xiàng)：

A、正確

B、錯(cuò)誤

答案：【錯(cuò)誤】9.單選題：n進(jìn)制計(jì)數(shù)器的每一種狀態(tài)都被編碼為對(duì)應(yīng)的n位二進(jìn)制整數(shù)

選項(xiàng)：

A、正確

B、錯(cuò)誤

答案：【正確】10.單選題：計(jì)數(shù)器是數(shù)字電路中的基本邏輯部件，其功能是記錄脈沖的個(gè)數(shù)

選項(xiàng)：

A、正確

B、錯(cuò)誤

答案：【正確】模塊八利用FPGA設(shè)計(jì)實(shí)現(xiàn)小型數(shù)字系統(tǒng)利用FPGA設(shè)計(jì)實(shí)現(xiàn)小型數(shù)字系統(tǒng)單元測(cè)驗(yàn)1.單選題：在對(duì)數(shù)字鐘計(jì)時(shí)、校時(shí)模塊進(jìn)行仿真時(shí)，設(shè)秒信號(hào)的周期為10ns，若要觀察24時(shí)制計(jì)數(shù)是否正確，那么在復(fù)位信號(hào)無(wú)效，計(jì)時(shí)使能信號(hào)有效的情況下，仿真需運(yùn)行多長(zhǎng)時(shí)間

選項(xiàng)：

A、864us

B、24小時(shí)

C、12小時(shí)

D、1小時(shí)

E、864ms

F、864s

答案：【864us】2.單選題：數(shù)字頻率計(jì)采用4個(gè)數(shù)字的BCD碼計(jì)數(shù)器，若采樣時(shí)間0.01s,那么它能夠測(cè)量的最大頻率是多少

選項(xiàng)：

A、999.9KHz

B、9999Hz

C、99.99KHz

D、9999KHz

E、99.99MHz

F、999.9MHz

答案：【999.9KHz】3.單選題：數(shù)字頻率計(jì)中的BCD計(jì)數(shù)器模塊的三個(gè)工作狀態(tài)：清零、計(jì)數(shù)、和鎖存狀態(tài)中的鎖存狀態(tài)主要起什么作用

選項(xiàng)：

A、保持計(jì)數(shù)器的計(jì)數(shù)輸出不變，以便顯示模塊載入顯示

B、等待輸入待測(cè)信號(hào)穩(wěn)定之后，再進(jìn)行測(cè)量

C、顯示模塊僅在此狀態(tài)下顯示頻率測(cè)量結(jié)果

D、減少測(cè)量誤差

E、提供顯示譯碼控制