第7章EDA技術(shù)實驗EDA技術(shù)實驗是學習EDA技術(shù)非常重要的一個環(huán)節(jié)。EDA技術(shù)的有關(guān)概念要通過實踐才能真正理解，有關(guān)操作要通過實踐才能熟悉，有關(guān)技巧要通過實踐才能積累。本章闡述了8位加法器、序列信號檢測器、PWM信號發(fā)生器、數(shù)字頻率計、數(shù)字秒表、交通燈信號控制器的設(shè)計等6個設(shè)計性和綜合性的EDA技術(shù)實驗，并給出了含有許多實踐經(jīng)驗總結(jié)、用于撰寫實驗報告參考的實驗報告范例。目錄7.1實驗一：8位加法器的設(shè)計7.2實驗二：序列檢測器的設(shè)計7.3實驗三：PWM信號發(fā)生器的設(shè)計7.4實驗四：數(shù)字頻率計的設(shè)計7.5實驗五：數(shù)字秒表的設(shè)計7.6實驗六：交通信號燈控制器的設(shè)計7.7實驗報告范例7.1實驗一：8位加法器的設(shè)計1.實驗?zāi)康?1)學習QuartusⅡ/ISESuite/ispLEVER軟件的基本使用方法。(2)學習GW48-CK或其它EDA實驗開發(fā)系統(tǒng)的基本使用方法。(3)了解VHDL程序的基本結(jié)構(gòu)。2.實驗內(nèi)容設(shè)計并調(diào)試好一個由兩個4位二進制并行加法器級聯(lián)而成的8位二進制并行加法器，并用GW48-CK或其它EDA實驗開發(fā)系統(tǒng)（事先應(yīng)選定擬采用的實驗芯片的型號）進行硬件驗證。3.實驗要求(1)畫出系統(tǒng)的原理框圖，說明系統(tǒng)中各主要組成部分的功能。(2)編寫各個VHDL源程序。(3)根據(jù)系統(tǒng)的功能，選好測試用例，畫出測試輸入信號波形或編好測試程序。(4)根據(jù)選用的EDA實驗開發(fā)裝置編好用于硬件驗證的管腳鎖定表格或文件。(5)記錄系統(tǒng)仿真、邏輯綜合及硬件驗證結(jié)果。(6)記錄實驗過程中出現(xiàn)的問題及解決辦法。4.參考資料教材第4.3節(jié)、第4.4節(jié)、第4.5節(jié)、第5.1節(jié)、第5.2節(jié)、第6.1節(jié)。7.2實驗二：序列檢測器的設(shè)計1.實驗?zāi)康?1)熟悉QuartusⅡ/ISESuite/ispLEVER軟件的基本使用方法。(2)掌握GW48-CK或其它EDA實驗開發(fā)系統(tǒng)的基本使用方法。(3)學習VHDL程序中數(shù)據(jù)對象、數(shù)據(jù)類型、順序語句、并行語句的綜合使用。2.實驗內(nèi)容序列檢測器可用于檢測一組或多組由二進制碼組成的脈沖序列信號，這在數(shù)字通信領(lǐng)域有廣泛的應(yīng)用。今要求設(shè)計一個8位的序列檢測器，在檢測過程中，任何一位不相等都將回到初始狀態(tài)重新開始檢測；當一串待檢測的串行數(shù)據(jù)進入檢測器后，若此數(shù)在每一位的連續(xù)檢測中都與預(yù)置的密碼數(shù)相同，則輸出“A”，否則仍然輸出“B”。用GW48-CK或其它EDA實驗開發(fā)系統(tǒng)（事先應(yīng)選定擬采用的實驗芯片的型號）進行硬件驗證。3.實驗要求(1)畫出系統(tǒng)的原理框圖，說明系統(tǒng)中各主要組成部分的功能。(2)編寫各個VHDL源程序。(3)根據(jù)系統(tǒng)的功能，選好測試用例，畫出測試輸入信號波形或編好測試程序。(4)根據(jù)選用的EDA實驗開發(fā)裝置編好用于硬件驗證的管腳鎖定表格或文件。(5)記錄系統(tǒng)仿真、邏輯綜合及硬件驗證結(jié)果。(6)記錄實驗過程中出現(xiàn)的問題及解決辦法。4.參考資料教材第4.3節(jié)、第4.4節(jié)、第4.5節(jié)、第5.1節(jié)、第5.2節(jié)、第3.9.2節(jié)。7.3實驗三：PWM信號發(fā)生器的設(shè)計1.實驗?zāi)康?1)熟悉QuartusⅡ/ISESuite/ispLEVER軟件的基本使用方法。(2)熟悉GW48-CK或其它EDA實驗開發(fā)系統(tǒng)的基本使用方法。(3)學習VHDL程序中數(shù)據(jù)對象、數(shù)據(jù)類型、順序語句、并行語句的綜合使用。2.實驗內(nèi)容設(shè)計并調(diào)試好一個脈寬數(shù)控調(diào)制信號發(fā)生器，此信號發(fā)生器是由兩個完全相同的可自加載加法計數(shù)器LCNT8組成的，它的輸出信號的高/低電平脈寬可分別由兩組8位預(yù)置數(shù)進行控制。用GW48-CK或其它EDA實驗開發(fā)系統(tǒng)（事先應(yīng)選定擬采用的實驗芯片的型號）進行硬件驗證。3.實驗要求(1)畫出系統(tǒng)的原理框圖，說明系統(tǒng)中各主要組成部分的功能。(2)編寫各個VHDL源程序。(3)根據(jù)系統(tǒng)的功能，選好測試用例，畫出測試輸入信號波形或編好測試程序。(4)根據(jù)選用的EDA實驗開發(fā)裝置編好用于硬件驗證的管腳鎖定表格或文件。(5)記錄系統(tǒng)仿真、邏輯綜合及硬件驗證結(jié)果。(6)記錄實驗過程中出現(xiàn)的問題及解決辦法。4.參考資料教材第4.3節(jié)、第4.4節(jié)、第4.5節(jié)、第5.1節(jié)、第5.2節(jié)、第6.4節(jié)。7.4實驗四：數(shù)字頻率計的設(shè)計1.實驗?zāi)康?1)熟悉QuartusⅡ/ISESuite/ispLEVER軟件的基本使用方法。(2)熟悉GW48-CK或其它EDA實驗開發(fā)系統(tǒng)的基本使用方法。(3)學習VHDL基本邏輯電路的綜合設(shè)計應(yīng)用。2.實驗內(nèi)容設(shè)計并調(diào)試好8位十進制數(shù)字頻率計，并用GW48-CK或其它EDA實驗開發(fā)系統(tǒng)（事先應(yīng)選定擬采用的實驗芯片的型號）進行硬件驗證。3.實驗要求(1)畫出系統(tǒng)的原理框圖，說明系統(tǒng)中各主要組成部分的功能。(2)編寫各個VHDL源程序。(3)根據(jù)系統(tǒng)的功能，選好測試用例，畫出測試輸入信號波形或編好測試程序。(4)根據(jù)選用的EDA實驗開發(fā)裝置編好用于硬件驗證的管腳鎖定表格或文件。(5)記錄系統(tǒng)仿真、邏輯綜合及硬件驗證結(jié)果。(6)記錄實驗過程中出現(xiàn)的問題及解決辦法。4.參考資料教材第4.3節(jié)、第4.4節(jié)、第4.5節(jié)、第5.1節(jié)、第5.2節(jié)、第6.5節(jié)。7.5實驗五：數(shù)字秒表的設(shè)計1.實驗?zāi)康?1)熟悉QuartusⅡ/ISESuite/ispLEVER軟件的基本使用方法。(2)熟悉GW48-CK或其它EDA實驗開發(fā)系統(tǒng)的基本使用方法。(3)學習VHDL基本邏輯電路的綜合設(shè)計應(yīng)用。2.實驗內(nèi)容設(shè)計并調(diào)試好一個計時范圍為0.01秒～1小時的數(shù)字秒表，并用GW48-CK或其它EDA實驗開發(fā)系統(tǒng)（事先應(yīng)選定擬采用的實驗芯片的型號）進行硬件驗證。3.實驗要求(1)畫出系統(tǒng)的原理框圖，說明系統(tǒng)中各主要組成部分的功能。(2)編寫各個VHDL源程序。(3)根據(jù)系統(tǒng)的功能，選好測試用例，畫出測試輸入信號波形或編好測試程序。(4)根據(jù)選用的EDA實驗開發(fā)裝置編好用于硬件驗證的管腳鎖定表格或文件。(5)記錄系統(tǒng)仿真、邏輯綜合及硬件驗證結(jié)果。(6)記錄實驗過程中出現(xiàn)的問題及解決辦法。4.參考資料教材第4.3節(jié)、第4.4節(jié)、第4.5節(jié)、第5.1節(jié)、第5.2節(jié)、第6.6節(jié)。7.6實驗六：交通燈信號控制器的設(shè)計1.實驗?zāi)康?1)熟悉QuartusⅡ/ISESuite/ispLEVER軟件的基本使用方法。(2)熟悉GW48-CK或其它EDA實驗開發(fā)系統(tǒng)的基本使用方法。(3)學習VHDL基本邏輯電路和狀態(tài)機電路的綜合設(shè)計應(yīng)用。2.實驗內(nèi)容設(shè)計并調(diào)試好一個由一條主干道和一條支干道的匯合點形成的十字交叉路口的交通燈控制器，具體要求如下：(1)主、支干道各設(shè)有一個綠、黃、紅指示燈，兩個顯示數(shù)碼管。(2)主干道處于常允許通行狀態(tài)，而支干道有車來才允許通行。當主干道允許通行亮綠燈時，支干道亮紅燈。而支干道允許通行亮綠燈時，主干道亮紅燈。(3)當主、支干道均有車時，兩者交替允許通行，主干道每次放行45s，支干道每次放行25s，在每次由亮綠燈變成亮紅燈的轉(zhuǎn)換過程中，要亮5s的黃燈作為過渡，并進行減計時顯示。整個設(shè)計包括計時信號發(fā)生器、交通燈控制器以及譯碼顯示電路的設(shè)計。用GW48-CK或其它EDA實驗開發(fā)系統(tǒng)（事先應(yīng)選定擬采用的實驗芯片的型號）進行硬件驗證。3.實驗要求(1)畫出系統(tǒng)的原理框圖，說明系統(tǒng)中各主要組成部分的功能。(2)編寫各個VHDL源程序。(3)根據(jù)系統(tǒng)的功能，選好測試用例，畫出測試輸入信號波形或編好測試程序。(4)根據(jù)選用的EDA實驗開發(fā)裝置編好用于硬件驗證的管腳鎖定表格或文件。(5)記錄系統(tǒng)仿真、邏輯綜合及硬件驗證結(jié)果。(6)記錄實驗過程中出現(xiàn)的問題及解決辦法。4.參考資料教材第4.3節(jié)、第4.4節(jié)、第4.5節(jié)、第5.1節(jié)、第5.2節(jié)、第6.8節(jié)。7.7實驗報告范例實驗X0～9999的計數(shù)器電路的設(shè)計1.實驗?zāi)康?1)進一步熟悉和掌握QuartusⅡ軟件的使用。(2)進一步熟悉和掌握GW48-CK或其它EDA實驗開發(fā)系統(tǒng)的使用。(3)學習和掌握VHDL進程語句和元件例化語句的使用。2.實驗內(nèi)容設(shè)計并調(diào)試好一個計數(shù)范圍為0～9999的四位十進制計數(shù)器電路CNT9999，并用GW48-CK或其它EDA實驗開發(fā)系統(tǒng)（可選用的芯片為ispLSI1032E-PLCC84或EPM7128S-PL84或XCS05/XCS10-PLCC84芯片）進行硬件驗證。3.實驗條件(1)開發(fā)軟件：QuartusⅡ8.0。(2)實驗設(shè)備：GW48-CKEDA實驗開發(fā)系統(tǒng)。(3)擬用芯片：EPM7128S-PL84。4.實驗設(shè)計1）系統(tǒng)原理框圖為了簡化設(shè)計并便于顯示，本計數(shù)器電路CNT9999的設(shè)計分為兩個層次，其中底層電路包括四個十進制計數(shù)器模塊CNT10，再由這四個模塊按照圖7.1所示的原理圖構(gòu)成頂層電路CNT9999。圖7.1CNT9999電路原理圖2）VHDL程序計數(shù)器CNT9999的底層和頂層電路均采用VHDL文本輸入，有關(guān)VHDL程序如下：1．CNT10的VHDL源程序--CNT10.VHDLIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYCNT10ISPORT(CLK:INSTD_LOGIC;CLR:INSTD_LOGIC;ENA:INSTD_LOGIC;CQ:OUTSTD_LOGIC_VECTOR(3DOWNTO0);CO:OUTSTD_LOGIC);ENDENTITYCNT10;……2．CNT9999的VHDL源程序--CNT9999.VHDLIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYCNT9999ISPORT(CLR:INSTD_LOGIC;CLK:INSTD_LOGIC;ENA:INSTD_LOGIC;DOUT:OUTSTD_LOGIC_VECTOR(15DOWNTO0));ENDENTITYCNT9999;……3)仿真波形設(shè)置本設(shè)計包括兩個層次，因此先進行底層的十進制計數(shù)器CNT10的仿真，再進行頂層CNT9999的仿真。圖7.2是CNT10仿真輸入設(shè)置及可能結(jié)果估計圖。同理可進行CNT9999仿真輸入設(shè)置及可能結(jié)果估計（這里略）圖7.2CNT10仿真輸入設(shè)置及可能結(jié)果估計圖4)管腳鎖定文件根據(jù)圖7.1所示的CNT9999電路原理圖，本設(shè)計實體的輸入有時鐘信號CLK，清零信號CLR，計數(shù)使能信號ENA，?輸出為DOUT[15..0]，據(jù)此可選擇實驗電路結(jié)構(gòu)圖NO.0，對應(yīng)的實驗?zāi)Ｊ?。根據(jù)圖5.5所示的實驗電路結(jié)構(gòu)圖NO.0和圖7.1確定引腳的鎖定。選用EPM7128S-PL84芯片，其引腳鎖定過程如表5.5所示，其中CLK接CLOCK2，CLR接鍵3，ENA接鍵4，計數(shù)結(jié)果DOUT[3..0]、DOUT[7..4]、DOUT[11..8]、DOUT[15..12]經(jīng)外部譯碼器譯碼后，分別在數(shù)碼管1、數(shù)碼管2、數(shù)碼管3、數(shù)碼管4上顯示。5.實驗結(jié)果及總結(jié)1)系統(tǒng)仿真情況CNT10和CNT9999的時序仿真結(jié)果分別如圖7.3和7.4所示（本仿真結(jié)果是通過同時按下“CTRL+PrintScreen”鍵抓取當前屏幕信息放入剪貼板中，再通過Windows的畫圖工具進行粘貼裁剪后復制，最后在WORD等文檔中通過粘貼的方法獲得）。圖7.3系統(tǒng)功能仿真結(jié)果圖7.4CNT9999的時序仿真結(jié)果從系統(tǒng)仿真結(jié)果可以看出，本系統(tǒng)底層和頂層的程序設(shè)計完全符合設(shè)計要求。同時從系統(tǒng)時序仿真結(jié)果可以看出，從輸入到輸出有一定的延時，大約為5ns左右，這正是器件延時特性的反映。2)邏輯綜合結(jié)果使用QuartusII8.0進行邏輯綜合后CNT9999的RTL