第2章邏輯代數(shù)基礎(chǔ)

2.1基本邏輯運算2.2常用復(fù)合邏輯2.3集成邏輯門2.4邏輯代數(shù)的基本定理與基本規(guī)則2.5邏輯函數(shù)的數(shù)學(xué)表達式2.6邏輯函數(shù)的化簡2.7本章小結(jié)2.8例題精選

2.9自我檢測題邏輯運算是邏輯思維和邏輯推理的數(shù)學(xué)描述。

反映事物邏輯關(guān)系的變量稱為邏輯變量。一般用英文大寫字母A，B，C，…表示。例如，“開關(guān)A斷開”，“電燈F亮”等均為邏輯變量，可分別將其記作A，F(xiàn)。2.1基本邏輯運算邏輯變量的取值只能取邏輯0或邏輯1，代表兩種對立的邏輯狀態(tài)，與普通代數(shù)在本質(zhì)上是不同的，既沒有數(shù)值含義，也沒有大小之分。邏輯變量的具體含義視具體的研究對象人為確定。此外，本書采用正邏輯，即高電平對應(yīng)邏輯1，低電平對應(yīng)邏輯0。

如果以邏輯變量作為輸入，以運算結(jié)果作為輸出，那么當輸入變量的取值確定之后，輸出的取值便隨之而定。因此，輸出與輸入是一種函數(shù)關(guān)系。這種函數(shù)關(guān)系稱為邏輯函數(shù)，寫作

Y=F(A，B，C，…)2.1.1與邏輯(與運算、邏輯乘)

只有決定事物結(jié)果的全部條件同時具備時，結(jié)果才會發(fā)生，這種因果關(guān)系稱為邏輯與(或邏輯乘)。

例如圖2.1.1的電路中，只有當開關(guān)A和B全部閉合時，燈泡F才會亮。圖2.1.1與邏輯電路圖為了全面地描述事物的邏輯關(guān)系，通常把各種條件和結(jié)果(即輸入和輸出)的對應(yīng)關(guān)系經(jīng)過狀態(tài)賦值后用數(shù)字符號表示成表格的方式，稱之為真值表。表2.1.1(a)為圖2.1.1所示電路對應(yīng)的真值表，這里輸入量A、B的高低電平對應(yīng)開關(guān)的閉合與斷開，輸出量F的高低電平代表燈泡的亮與不亮。表2.1.1(b)是用二值邏輯0和1表示開關(guān)的通、斷。表2.1.1與邏輯的真值表由表2.1.1可知，上述因果關(guān)系屬于與邏輯。其邏輯函數(shù)為:

F=A·B

(2.1.1)

這里“·”代表與運算符號，讀作“與”，書寫中也可以直接省略掉。

實現(xiàn)“與運算”的電路叫“與門”，其邏輯符號如圖2.1.2所示，其中圖(a)是我國常用的傳統(tǒng)符號，圖(b)為國外流行符號，圖(c)為國家標準符號。圖2.1.2與門的邏輯符號2.1.2或邏輯(或運算、邏輯加)

決定事物結(jié)果的若干條件中，只要有一個或一個以上的條件滿足，結(jié)果就會發(fā)生，這種因果關(guān)系稱為或邏輯(或邏輯加)。

例如，圖2.1.3的電路中，只要開關(guān)A和B中至少有一個閉合時，燈泡F就會亮。表2.1.2(a)、2.1.2(b)表示或邏輯的真值表。

由表2.1.2可知，上述的因果關(guān)系屬于或邏輯。其邏輯函數(shù)為:

F=A+B

(2.1.2)

這里“+”代表或運算符號，讀作“或”。圖2.1.3或邏輯電路圖

表2.1.2或邏輯的真值表實現(xiàn)“或運算”的電路叫或門，其邏輯符號如圖2.1.4所示。其中圖(a)是我國常用的傳統(tǒng)符號，圖(b)為國外流行符號，圖(c)為國家標準符號。

圖2.1.4或門的邏輯符號2.1.3非邏輯(非運算、邏輯反)

決定事物結(jié)果的條件滿足時，結(jié)果不發(fā)生;決定事物結(jié)果的條件不滿足時，結(jié)果卻發(fā)生了。這種因果關(guān)系稱為邏輯非(或邏輯反)。

例如，圖2.1.5所示的電路中，開關(guān)A閉合時，燈泡F不亮;開關(guān)A斷開時，燈泡F點亮。表2.1.3(a)、2.1.3(b)表示非邏輯的真值表。圖2.1.5非邏輯電路圖表2.1.3非邏輯真值表由表2.1.3的真值表可知，上述的因果關(guān)系屬于非邏輯。其邏輯函數(shù)為:

(2.1.3)

這里“－”代表求反的運算符號，讀作“非”或“反”。

完成“非運算”的電路叫非門或者叫反相器，其邏輯符號如圖2.1.6所示。其中圖(a)是我國常用的傳統(tǒng)符號，圖(b)為國外流行符號，圖(c)為國家標準符號。圖2.1.6非門的邏輯符號2.2.1“與非”邏輯

“與非”邏輯是將與的結(jié)果取反。其邏輯表達式為:

(2.2.1)

實現(xiàn)“與非”邏輯運算的電路叫“與非門”。其邏輯符號如圖2.2.1所示。2.2常用復(fù)合邏輯圖2.2.1與非門的邏輯符號(a)常用符號;(b)國外流行符號;(c)國標符號2.2.2“或非”邏輯

“或非”邏輯是將或的結(jié)果取反。其邏輯表達式為:

(2.2.2)

實現(xiàn)“或非”邏輯運算的電路叫“或非門”。其邏輯符號如圖2.2.2所示。圖2.2.2或非門的邏輯符號(a)常用符號;(b)國外流行符號;(c)國標符號2.2.3“與或非”邏輯

“與或非”邏輯是先“與”再“或”最后“非”。其邏輯表達式為:

(2.2.3)

實現(xiàn)“與或非”邏輯運算的電路叫“與或非門”。其邏輯符號如圖2.2.3所示。圖2.2.3與或非門的邏輯符號(a)常用符號;(b)國外流行符號;(c)國標符號2.2.4“異或”邏輯及“同或”邏輯

1.“異或”邏輯

若輸入變量A、B的取值不同，則輸出變量F為1;若A、B的取值相同，則F為0。這種邏輯關(guān)系稱為“異或”邏輯。其邏輯表達式為:

(2.2.4)

讀作“F等于A異或B”。實現(xiàn)“異或”運算的電路叫“異或門”。其邏輯符號如圖2.2.4所示。圖2.2.4異或門的邏輯符號(a)常用符號;(b)國外流行符號;(c)國標符號

2.“同或”邏輯

若兩個輸入變量A、B取值相同，則輸出變量F為1;若A、B取值不同，則F為0。這種邏輯關(guān)系稱為“同或”邏輯。其邏輯表達式為:

(2.2.5)

實現(xiàn)“同或”運算的電路叫“同或門”。其邏輯符號如圖2.2.5所示。圖2.2.5同或門的邏輯符號(a)常用符號;(b)國外流行符號;(c)國標符號2.3.1BJT集成邏輯門

1.TTL與非門

1)電路結(jié)構(gòu)

圖2.3.1(a)是一個小規(guī)模雙輸入TTL與非門集成電路原理圖。2.3集成邏輯門它包括輸入級、中間級和輸出級三個部分。輸入級由多發(fā)射極晶體管V1和電阻R1組成，如果把集電結(jié)看成是一個二極管，而把發(fā)射結(jié)看成是與之背靠背的兩個二極管，顯然，V1管就類似于二極管的與門電路，兩個發(fā)射極A、B對應(yīng)與非門的兩個輸入端，其等效電路如圖2.3.1(b)所示。中間級由晶體管V2和R2、R3組成，從V2的集電極和發(fā)射極分別輸出一對相位相反的信號，作為V4和V3的驅(qū)動信號。輸出級部分包括VD、V3、V4

，其中VD、V4作為輸出管V3的集電極有源負載，Y為輸出端。

電路采用+5V電源供電，設(shè)輸入信號低電平UIL=0.3V，高電平UIH=3.6V。圖2.3.1典型的TTL與非門電路

(a)電路原理圖;(b)多射極晶體管的等效電路圖

2)功能分析

(1)當A、B兩端有一個輸入為0.3V低電平時，V1的發(fā)射結(jié)導(dǎo)通，其基極電壓等于輸入低電壓加上發(fā)射結(jié)正向壓降。V2和V3截止，V4和VD導(dǎo)通，輸出為高電平。實現(xiàn)了“輸入有低，輸出為高”的邏輯關(guān)系。

(2)當A、B兩端均輸入高電平時，V1處于倒置工作狀態(tài)，即V1的集電極變?yōu)榘l(fā)射極，發(fā)射極變?yōu)榧姌O，V2、V3飽和導(dǎo)通，輸出為低電平，即Uo≈UCES5≈0.3V。此時，Uc2=UCES2+UB3=(0.3+0.7)V=1.0V=UB4，這樣作用于V4和VD的串聯(lián)支路的電壓等于Uc2－Uo=(1.0－0.3)V=0.7V，使得V4和VD均截止。此時，電路實現(xiàn)了“輸入全高，輸出為低”的邏輯關(guān)系。

綜上所述，當輸入端至少有一端接低電平(0.3V)時，輸出為高電平(3.6V);當輸入端全部接高電平(3.6V)時，輸出為低電平(0.3V)。由此可見，該電路的輸出和輸入之間滿足“與非”邏輯關(guān)系:

3)TTL與非門電路的電壓傳輸特性

電壓傳輸特性是指門電路輸出電壓uo隨輸入電壓ui變化的特性，通常用電壓傳輸特性曲線來表示，如圖2.3.2所示。圖中，曲線AB段為截止區(qū)，此段中A和B輸入端的輸入信號至少有一個小于0.6V，V1導(dǎo)通，V2截止，Uo≈3.4V。BC段為線性區(qū)，此段中A和B輸入端的輸入信號在0.7～1.3V之間，V1倒置，V2導(dǎo)通，電路工作在線性放大區(qū)，V3仍截止。隨著輸入信號的進一步升高，Uc2及Uo均會下降。CD段為轉(zhuǎn)折區(qū)，此段中，A和B輸入端的輸入信號大于1.4V，V2

、V3同時導(dǎo)通，V4截止，輸出電位Uo迅速下降為低電平，轉(zhuǎn)折區(qū)中點對應(yīng)的輸入電壓為TTL電路的門檻電壓或閾值電壓，用UTH表示。DE段為飽和區(qū)，此段中，Ui升高時，Uo不再變化。此外，TTL電路中還定義在保證輸出至少為額定高電平的90%時，允許的最大輸入低電平值稱為關(guān)門電平UOFF。在圖2.3.2中，UOFF≈1.1V。UOFF的典型值為1V，一般要求UOFF≥0.8V。此外，還定義在保證輸出為低電平時，所允許的最小輸入高電平值稱為開門電平UON。UON的典型值為1.5V，一般要求UON≤1.8V。圖2.3.2基本TTL與非門的電壓傳輸特性曲線結(jié)合電壓傳輸特性，這里列出TTL與非門的幾個主要參數(shù)。

(1)輸出高電平UOH和輸出低電平UOL。UOH是對應(yīng)于AB段的輸出電壓值;UOL是對應(yīng)于DE段的輸出電壓值，二者均在額定負載下進行測量。對于通用的TTL與非門電路，往往要求UOH≥2.4V，UOL≤0.4V。

(2)扇入系數(shù)NI。扇入系數(shù)是門電路的輸入端數(shù)。一般NI≤5，最多不超過8。當需要的輸入端數(shù)超過NI時，可以用與擴展器來實現(xiàn)。圖2.3.3TTL門電路傳輸延遲波形圖

(3)扇出系數(shù)NO。扇出系數(shù)NO是指一個與非門能帶同類門的最大數(shù)目，它表示與非門的帶負載能力。一般TTL與非門的扇出系數(shù)為10。

(4)平均傳輸延遲時間tpd。在與非門輸入端加上一個脈沖電壓，其輸出電壓將在時間上產(chǎn)生一定的延遲，如圖2.3.3所示。從輸入脈沖上升沿的50%處起到輸出脈沖下降沿的50%處的時間稱為上升延遲時間tpHL;從輸入脈沖下降沿的50%處起到輸出脈沖上升沿的50%處的時間稱為下降延遲時間tpLH。平均傳輸延遲時間定義為

(2.3.1)

tpd是衡量門電路工作速度的重要指標。該值愈小，說明電路允許工作速度愈高。TTL電路的tpd≤40ns。

(5)輸入高電平電流IIH和輸入低電平電流IIL。當某一輸入端接高電平、其余端接低電平時，流入該輸入端的電流稱為輸入高電平電流;當某一輸入端接低電平、其余端接高電平時，從該輸入端流出的電流稱為輸入低電平電流。

(6)輸入高電平UIH和輸入低電平UIL。一般取UIH≥2V，UIL≤0.8V。

2.OC門(集電極開路門)

TTL門電路的輸出電阻一般都很低(幾歐姆至幾十歐姆)。因此不能把兩個或兩個以上的TTL門電路的輸出端直接并接在一起。因為假如一個TTL門輸出高電平，而另外一個TTL門輸出低電平，將有較大的電流從截止門流向?qū)ㄩT，參考圖2.3.4，這個較大的電流會抬高導(dǎo)通門輸出的低電平，破壞電路的邏輯功能，甚至可能會將導(dǎo)通門燒毀。圖2.3.4兩個TTL門輸出端并聯(lián)情況集電極開路與非門電路可以實現(xiàn)輸出端的直接并聯(lián)。它的門電路和邏輯符號如圖2.3.5所示。與普通TTL與非門電路相比，取消了V4、R4、VD構(gòu)成的射極輸出器，并使V3的集電極懸空，OC門工作時需要外接電阻和電源。圖2.3.5OC門電路(a)電路;(b)邏輯符號

OC門的特點是可以實現(xiàn)幾個與非門的線與。如圖2.3.6所示，只要任何一個OC門的輸出管V導(dǎo)通，都將使輸出F為低電平;只有全部OC門的輸出管V截止時，輸出才可能為高電平。圖2.3.6多個OC門并聯(lián)(a)線與邏輯電路;(b)等效邏輯圖

3.TS門(三態(tài)門)

三態(tài)門(ThreeStateOutputGate，TS門)是在普通門電路的基礎(chǔ)上增加控制電路而構(gòu)成的。與普通門電路不同，普通門電路的輸出只有高電平或低電平兩種狀態(tài)，即“1”或“0”狀態(tài)，而三態(tài)門輸出有三種狀態(tài)，即高電平、低電平和高阻態(tài)，其中高阻態(tài)也叫懸浮態(tài)，亦稱開路狀態(tài)或禁止狀態(tài)。圖2.3.7(a)是一個由高電平控制的三態(tài)與非門電路。電路中，EN為控制端，A、B為輸入端。顯然，電路中P點的電位決定了電路的工作狀態(tài)。P點為低電平時，V1

、V2、V4、V5都截止，輸出端表現(xiàn)為高阻狀態(tài)。即與非門輸出端將呈現(xiàn)極大的電阻狀態(tài)，此時，三態(tài)門輸出端就像一根懸空的導(dǎo)線，其電壓值可浮動在0～5V的任意值上。當P點為高電平時，打開了V1和V4，電路工作在正常的與非門狀態(tài)，即EN=1時，允許與非門正常工作;EN=0時，禁止與非門工作，該三態(tài)門控制端高電平有效。圖2.3.7高電平控制的三態(tài)與非門電路及圖形符(a)電路;(b)邏輯符號三態(tài)門除了有控制端高電平有效的電路之外，還有由低電平控制的三態(tài)與非門電路。即EN=0時，允許與非門正常工作;EN=1時，禁止與非門工作。

與OC門一樣，電路中有各種具有不同邏輯功能的三態(tài)門，如三態(tài)與門、三態(tài)非門等。值得注意的是:當三態(tài)門與其他電路相連，其輸出端處于高阻態(tài)時，該門電路表面上仍與整個電路系統(tǒng)相連，但實際上對整個電路系統(tǒng)而言，它是浮空的，如同沒把它接入一樣。利用三態(tài)門的這種性質(zhì)，可以方便地實現(xiàn)開關(guān)電路、雙向信息的傳輸以及實現(xiàn)不同設(shè)備與總線之間的連接控制，這在計算機系統(tǒng)中尤為重要。TTL產(chǎn)品中除與非門外，還有或非門、與或非門、與門、或門、異或門等。2.3.2MOS集成邏輯門

在半導(dǎo)體集成電路中，除了采用雙極型晶體管來構(gòu)成集成電路外，還可采用單極型晶體管，即場效應(yīng)晶體管來構(gòu)成集成電路。場效應(yīng)晶體管分為結(jié)型場效應(yīng)晶體管和絕緣柵型場效應(yīng)晶體管兩種類型。應(yīng)用最多的是絕緣柵型場效應(yīng)晶體管，簡稱MOS管。按其溝道中載流子的性質(zhì)，MOS管可分為N溝道MOS管和P溝道MOS管兩類，簡稱NMOS管和PMOS管。如果讓MOS管只在截止區(qū)和飽和區(qū)工作，就可以將MOS管作為開關(guān)器件使用。MOS集成門電路是以MOS管作為開關(guān)器件，將具有一定邏輯功能的電路集成在一塊芯片上而構(gòu)成的集成電路，它具有電壓控制、功耗低、抗干擾能力強、電路簡單、集成度高等優(yōu)點，在數(shù)字電路中得到廣泛的應(yīng)用。

MOS系統(tǒng)門電路通常有PMOS、NMOS和CMOS三種，其中CMOS是目前使用最多的一種。CMOS是將PMOS管和NMOS管按互補對稱的形式構(gòu)成的門電路，故CMOS電路是一種互補對稱的MOS電路。同雙極型集成邏輯門電路一樣，采用MOS器件也可以制造成各種各樣的集成邏輯門電路，如與門、或門、與非門、或非門、異或門和三態(tài)門等。就邏輯功能而言，它們與TTL門電路并無區(qū)別，符號表示也完全相同。

本節(jié)重點介紹CMOS集成門電路。

1.CMOS反相門(CMOS非門)

CMOS反相器的電路圖如圖2.3.8所示。V1和V2形成互補對稱結(jié)構(gòu)，其中V1采用NMOS管(N溝道增強型)，V2采用PMOS管(P溝道增強型)。兩管制作在同一塊基片上，它們的柵極連在一起形成輸入端A，漏極連在一起形成輸出端Y，襯底都與各自的源極相連。為了使電路正常工作，要求電源電壓大于兩個管子開啟電壓的絕對值之和，即UDD=|UGS(th)1|+|UGS(th)2|，其中UGS(th)1為NMOS管的開啟電壓，為正值;UGS(th)2為PMOS管的開啟電壓，為負值。圖2.3.8CMOS門反相器電路當輸入端A為高電平(約為UDD)時，V1導(dǎo)通，V2截止，此時V2對應(yīng)的等效電阻遠大于V1的導(dǎo)通電阻，因此電源電壓UDD主要降在V2上，輸出端為低電平(約為0V);當輸入端A為低電平(約為0V)時，V1截止，V2導(dǎo)通，電源電壓UDD主要降在V1上，故輸出為高電平(約為UDD)。

可見，該電路完成了反相功能，實現(xiàn)了邏輯非運算。

2.CMOS與非門

兩輸入的CMOS與非門電路如圖2.3.9所示。V1和V2采用NMOS管(N溝道增強型)，它們在結(jié)構(gòu)上串聯(lián)。圖2.3.9CMOS與非門電路

V3和V4采用并聯(lián)的PMOS管(P溝道增強型)。負載管整體與驅(qū)動管串聯(lián)。V1和V3的柵極連在一起形成輸入端A，V2和V4的柵極連在一起形成輸入端B。

當輸入端A、B同時為高電平時，V1、V2均導(dǎo)通，呈現(xiàn)低阻;V3、V4均截止，電阻很高。此時，電源電壓UDD主要降落在兩個負載管上，輸出低電平。

當輸入A、B中至少有一個為低電平時，則與輸入端相串聯(lián)的V1或V2管截止，相應(yīng)的V3或V4處于導(dǎo)通狀態(tài)，此時，電源電壓UDD主要降落在串聯(lián)的驅(qū)動管上，輸出高電平。

可見，該電路實現(xiàn)了與非的邏輯功能。

3.CMOS或非門電路

兩輸入的CMOS或非門的電路如圖2.3.10所示。V1和V2采用互相并聯(lián)NMOS管(N溝道增強型)，V3和V4采用互相串聯(lián)的PMOS管(P溝道增強型)。V2和V4的柵極分別對應(yīng)兩個輸入端A、B。

不難看出，當輸入端A、B中至少有一個為高電平時，輸出端為低電平。只有當輸入端全為低電平時，輸出端才為高電平，實現(xiàn)了或非的邏輯功能。圖2.3.10CMOS或非門電路

利用與非門、或非門、非門，可以構(gòu)成與門、或門、與或非門、異或門、同或門等。

與TTL電路相比，CMOS電路具有功耗低、抗干擾能力強、電源電壓適用范圍寬和扇出能力強等優(yōu)點;而與TTL電路相比，CMOS電路又具有延遲時間短、工作頻率高、帶負載能力強等特點。實際工作中，應(yīng)根據(jù)電路的要求及門電路的特點進行選用。在邏輯代數(shù)中，根據(jù)與、或、非三種基本運算可以推出有關(guān)邏輯代數(shù)的一些基本公式，如表2.4.1所示。2.4邏輯代數(shù)的基本定理與基本規(guī)則表2.4.1基本公理表2.4.1各式的證明，最基本有效的方法就是列真值表，檢驗等式兩邊函數(shù)對應(yīng)的真值表是否一致，若相同，則公式成立。

例如，證明分配律A+BC=(A+B)(A+C)。

真值表如表2.4.2所示。由表中可知A+BC=(A+B)(A+C)。表2.4.2證明分配律的真值表2.4.2邏輯代數(shù)的基本定理

利用前面介紹的基本公式，可以導(dǎo)出一些比較常用公式。如表2.4.3所示列出了幾個基本定理。靈活運用這些公式可以給邏輯函數(shù)的化簡和變換帶來很大的方便。表2.4.3若干基本定理下面證明表2.4.3的各式:

(1)式(21)A+AB=A

證明:A+AB=A(1+B)=A·1=A

(2)式(22)

證明:

(3)式(23)

證明:

(4)式(24)A(A+B)=A

證明:A(A+B)=AA+AB=A+AB=A(1+B)=A·1=A

(5)式(25)

證明:

同理，可進一步推導(dǎo)出:

(6)式(26)

證明:

從上面的證明可以看出:上述這些基本定理都是從基本公式推導(dǎo)出的結(jié)果。當然還可以推導(dǎo)出更多的基本定理。2.4.3邏輯代數(shù)的基本規(guī)則

邏輯代數(shù)中有三個基本規(guī)則，掌握這些法則后，可以將原有的公式加以擴展或推出一些新的運算公式。

1.代入規(guī)則

邏輯等式中的任何變量A，都可用另一函數(shù)Z代替，等式仍然成立。例如:

A+BC=(A+B)(A+C)

A+B(CD)=(A+B)(A+CD)=(A+B)(A+C)(A+D)

2.對偶規(guī)則

對于任意一個邏輯表達式F，如果將其中的“+”換成“·”，“·”換成“+”，“1”換成“0”，“0”換成“1”，并保持原先的邏輯優(yōu)先級，變量不變，兩變量以上的非號不動，則可得原函數(shù)F的對偶式FD，且F和FD互為對偶式。注意，在求對偶式時，為保持原式的邏輯優(yōu)先關(guān)系，應(yīng)正確使用括號，否則就要發(fā)生錯誤。例如:若，則;若，則。

3.反演規(guī)則

對于任意一個邏輯函數(shù)式F，如果將其表達式中所有的算符“·”換成“+”，“+”換成“·”，常量“0”換成“1”，“1”換成“0”，原變量換成反變量，反變量換成原變量，則所得到的結(jié)果就是。

稱為原函數(shù)F的反函數(shù)。例如:

若，

則；

若，

則。2.5.1邏輯函數(shù)的基本表達式

從前面闡述過的各種邏輯關(guān)系中可以看出，任何一件具體的因果關(guān)系都可以用一個邏輯函數(shù)來描述。例如，圖2.5.1所示是一個面試考核電路，即招聘面試現(xiàn)場有三名面試考核官，其中一名為主考官，另外兩名為協(xié)考官。只有當主考官和至少一名協(xié)考官認可時，應(yīng)聘者才有資格進入下一輪考核。可以用一個邏輯函數(shù)描述它的邏輯功能。2.5邏輯函數(shù)的數(shù)學(xué)表達式圖2.5.1面試考核電路設(shè)A、B、C分別代表主考官和兩名協(xié)考官，1表示認可應(yīng)聘者，0表示不認可應(yīng)聘者;Y代表面試結(jié)果，1表示通過，0表示被拒絕。Y是開關(guān)A、B、C的二值邏輯函數(shù)，即

Y=F(A，B，C)

1.邏輯真值表

將輸入變量所有的取值所對應(yīng)的輸出值找出來，列成表格，即可得到真值表。以圖2.5.1所示的面試考核電路為例，根據(jù)電路的工作原理不難看出，只有當A=1，并且同時B、C至少有一個為1時，Y才等于1，于是列出圖2.5.1所示電路的真值表，見表2.5.1。表2.5.1圖2.5.1所示電路的真值表

2.邏輯函數(shù)式

將輸入與輸出之間的邏輯關(guān)系用與、或、非等運算的組合式表示(即邏輯代數(shù)式)，就得到了所需的邏輯函數(shù)式。在圖2.5.1所示的電路中，根據(jù)對電路功能的要求和與、或的邏輯定義，“B、C至少有一個合上”可以表示為(B+C)，“同時還要求合上A”，則應(yīng)寫作A·(B+C)。因此得到輸出的邏輯函數(shù)式為

Y=A·(B+C)

3.邏輯圖

將邏輯函數(shù)式中各變量的與、或、非等邏輯關(guān)系用圖形符號表示出來，就可以畫出表示函數(shù)關(guān)系的邏輯圖。為了畫出表示圖2.5.1電路功能的邏輯圖，只要用邏輯運算的圖形符號代替函數(shù)式中的代數(shù)運算符號便可得到圖2.5.2所示的邏輯圖。圖2.5.2表示圖2.5.1電路邏輯功能的邏輯圖

4.波形圖

如果將邏輯函數(shù)輸入變量所有可能出現(xiàn)的取值與對應(yīng)的輸出值按時間順序依次排列起來，就得到了表示該邏輯函數(shù)的波形圖。在邏輯分析儀和一些計算機仿真工具中，經(jīng)常以波形圖的形式給出分析結(jié)果。如果用波形圖來描述圖2.5.1的邏輯函數(shù)，則只需將表2.5.1給出的輸入變量與對應(yīng)的輸出變量取值依時間順序排列起來，就可以得到所要的波形圖了，如圖2.5.3所示。圖2.5.3表示圖2.5.1電路邏輯功能的波形圖2.5.2邏輯函數(shù)的標準形式——最小項

1.定義

對于n變量的邏輯函數(shù)，若m為包含n個因子的乘積項，而且每一個變量都以原變量或反變量的形式在m中出現(xiàn)且僅出現(xiàn)一次，則稱m是這n個變量的一個最小項。對于n變量的邏輯函數(shù)，由于每個變量都有原變量和反變量兩種形式，因而共有2n個最小項。例如，兩個變量A、B有四個最小項;三個變量A、B、C有八個最小項。全部由最小項相加而成的函數(shù)表達式稱為最小項表達式，或稱為標準與或表達式。任一邏輯函數(shù)均可以轉(zhuǎn)換為最小項表達式。例如:

由上式可看出，第二項缺少變量A，第三項缺少變量B，我們可以用(

)和(

)分別乘第二項和第三項。

這樣就獲得了最小項標準式。為了使用方便，我們對最小項進行編號。如表2.5.2所示，當變量取值為0時，它以反變量形式出現(xiàn)在最小項中，反之，當變量取值為1時，則以原變量形式出現(xiàn)在最小項中。例如，變量取為101，最小項名稱為，它的標號為m5，即表2.5.2三變量最小項的編號

2.最小項的性質(zhì)

(1)在輸入變量的任何取值下，有且僅有一個最小項的值為1。

(2)對任何變量的函數(shù)式來講，全部最小項之和為1。

(3)兩個不同最小項之積為0。

(4)n變量有2n項最小項，且對每一最小項而言，有n個最小項與之相鄰。兩個具有相鄰性的最小項的和可以合并成一項并消去一對不同因子。2.6.1代數(shù)法化簡

代數(shù)法化簡邏輯函數(shù)，就是運用基本公式和基本定理將已知邏輯函數(shù)化簡。

1.并項法

利用公式，可以將兩個乘積項合并成一項，并消去一個變量。

例2.6.1

化簡

解2.6邏輯函數(shù)的化簡

2.消因子法

利用公式A+AB=A，，可以消去乘積項中的多余因子。

例2.6.2

化簡

解

3.消項法

利用公式，可以消去邏輯函數(shù)中多余的或項。

例2.6.3

化簡

解

實際的邏輯函數(shù)往往比較復(fù)雜，僅用一種公式不可能化簡完畢，需要同時使用若干個公式才能化簡。

4.綜合例子

例2.6.4

化簡

解

2.6.2卡諾圖法化簡

1.卡諾圖的結(jié)構(gòu)

卡諾圖的結(jié)構(gòu)特點是體現(xiàn)邏輯函數(shù)的邏輯相鄰關(guān)系，即圖上的幾何相鄰關(guān)系?？ㄖZ圖上每一個小方格代表一個最小項。相鄰方格的變量組合之間只有一個變量取值不同。2~5變量的卡諾圖如圖2.6.1所示。圖2.6.12~5變量的卡諾圖

2.邏輯函數(shù)的卡諾圖表示法

將邏輯函數(shù)式化成最小項表達式，則可在相應(yīng)邏輯變量的卡諾圖中，表示出該函數(shù)。例如:

對于在邏輯表達式中出現(xiàn)的最小項，在卡諾圖相應(yīng)的方格中填上1，否則填0，上述函數(shù)可用卡諾圖表示成如圖2.6.2所示。圖2.6.2邏輯函數(shù)用卡諾圖表示

3.相鄰最小項合并規(guī)律

在卡諾圖中，兩個相鄰項可合并為一項，消去一個因子;四個相鄰項可合并為一項，消去兩個因子;八個相鄰項可合并為一項，消去三個因子。一般地，若有2n個最小項相鄰，

則可以合并成一項，并消去n個變量。合并后的結(jié)果中僅包含這些最小項的公因子。在圖2.6.3中，分別畫出了兩個最小項、四個最小項和八個最小項合并成一項的幾種情況。圖2.6.3相鄰最小項合并規(guī)律

4.卡諾圖化簡步驟

運用卡諾圖化簡邏輯函數(shù)，可以按照如下步驟進行:

(1)將邏輯函數(shù)轉(zhuǎn)化為最小項之和的標準形式。

(2)畫出該邏輯函數(shù)的卡諾圖。

(3)根據(jù)最小項合并規(guī)律畫卡諾圈，圈住全部“1”方格。

(4)選擇乘積項，寫出最簡與或式。選擇乘積項原則:

(1)應(yīng)該包含邏輯函數(shù)的所有最小項。

(2)卡諾圈數(shù)目最少，也即合并后得到的乘積項數(shù)目最少。

(3)卡諾圈盡可能最大，亦即合并的乘積項所包含的因子最少。有的最小項可以被不同的卡諾圈所圈。

(4)每個卡諾圈至少有一個最小項未被其他卡諾圈所圈。

例2.6.5

用卡諾圖化簡邏輯函數(shù)

解其卡諾圖及其化簡過程如圖2.6.4所示，化簡函數(shù)為

圖2.6.4例2.6.5卡諾圖及其化簡過程

例2.6.6

用卡諾圖化簡邏輯函數(shù)

解其卡諾圖及化簡過程如圖2.6.5所示，化簡函數(shù)為

圖2.6.5例2.6.6卡諾圖及其化簡過程2.6.3利用無關(guān)項簡化函數(shù)表達式

在邏輯函數(shù)中常會遇到這樣的問題，在真值表中對應(yīng)于變量的某些取值下，函數(shù)值可以是任意的，或者這些變量的取值根本不會出現(xiàn)，這些變量取值對應(yīng)的最小項稱為無關(guān)項或任意項。

在邏輯化簡中，無關(guān)項取值可以為1，也可以為0。在用卡諾圖化簡邏輯函數(shù)時，所有無關(guān)項對應(yīng)的小方格應(yīng)標為“×”;在邏輯函數(shù)表達式中，通常用∑d表示?；喚哂袩o關(guān)項的邏輯函數(shù)時，若能合理利用這些無關(guān)項，一般都能得出更為簡化的化簡結(jié)果，究竟將卡諾圖中的“×”作為“1”還是“0”對待，應(yīng)以得到的相鄰最小項包圍圈最大而包圍圈數(shù)最少為原則。

例2.6.7

化簡

解化簡過程如圖2.6.6所示，化簡函數(shù)為

圖2.6.6例2.6.7卡諾圖及其化簡過程

1.本章重點內(nèi)容

這一章的主要內(nèi)容是:TTL與CMOS電路的外特性及其應(yīng)用;邏輯代數(shù)的基本公式和常用公式;邏輯代數(shù)的基本定理;邏輯代數(shù)的各種表示方法;邏輯代數(shù)的化簡方法;約束項、任意項、無關(guān)項的概念以及無關(guān)項在化簡邏輯函數(shù)中的應(yīng)用。2.7本章小結(jié)

2.本章難點內(nèi)容

(1)TTL電路的外特性，