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Microelectronics微電子概論與新進(jìn)展數(shù)字集成電路篇目錄123章節(jié)介紹組合邏輯電路時(shí)序邏輯電路4存儲(chǔ)器電路5HDL與FPGAv西工大微電子學(xué)院School

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Microelectronics一、技術(shù)背景3集成電路設(shè)計(jì)特點(diǎn)一、章節(jié)介紹組合邏輯電路時(shí)序邏輯電路存儲(chǔ)器電路數(shù)字電路基礎(chǔ)模塊FPGAHDL組合邏輯電路布爾代數(shù)邏輯簡化時(shí)序邏輯電路鎖存器觸發(fā)器時(shí)鐘產(chǎn)生電路存儲(chǔ)器電路SRAMDRAM內(nèi)存解碼器HDL與FPGAHDLPLDFPGA目錄123章節(jié)介紹組合邏輯電路時(shí)序邏輯電路4存儲(chǔ)器電路5HDL與FPGAv西工大微電子學(xué)院School

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Microelectronics一、技術(shù)背景5邏輯門和布爾代數(shù)二、組合邏輯電路布爾代數(shù)：一種用于描述和簡化邏輯關(guān)系的數(shù)學(xué)體系，由喬治·布爾提出，基于真1和假0的二值邏輯邏輯門：數(shù)字電路的基本構(gòu)建模塊，用于實(shí)現(xiàn)布爾代數(shù)中的邏輯運(yùn)算，常用邏輯門如下非門：實(shí)現(xiàn)邏輯相反與非門：先執(zhí)行與再取反或非門：先執(zhí)行或再取反傳輸門：一種由NMOS和PMOS晶體管并聯(lián)構(gòu)成的雙向模擬開關(guān)，能夠根據(jù)控制信號(hào)導(dǎo)通或阻斷信號(hào)的傳遞高阻態(tài)：傳輸門的第三個(gè)狀態(tài)，由于在共享總線或多路復(fù)用電路中，多個(gè)傳輸門可能并聯(lián)到同一節(jié)點(diǎn)。若某個(gè)傳輸門關(guān)閉時(shí)仍存在低阻路徑，會(huì)導(dǎo)致信號(hào)沖突，因此高阻態(tài)用于電氣隔離和防止電荷泄露需求德摩根定理用于邏輯表達(dá)式的轉(zhuǎn)換和簡化，具體如下v西工大微電子學(xué)院School

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Microelectronics一、技術(shù)背景6布爾代數(shù)與邏輯簡化二、組合邏輯電路簡化目的：每個(gè)非必要的邏輯門雖然只占用很小的面積，但是當(dāng)該面積乘以數(shù)百萬個(gè)芯片時(shí)，使用最少數(shù)量的邏輯門是經(jīng)濟(jì)上的必要條件，基本的布爾邏輯恒等式如下原始函數(shù)為簡化后函數(shù)CMOS邏輯模塊CMOS邏輯模塊由一個(gè)NMOS和一個(gè)PMOS配對(duì)，NMOS管稱為下拉網(wǎng)絡(luò)，PMOS管稱為上拉網(wǎng)絡(luò)PMOS上拉：輸入為0時(shí)，輸出為1NMOS下拉：輸入為1時(shí)，輸出為0目錄123章節(jié)介紹組合邏輯電路時(shí)序邏輯電路4存儲(chǔ)器電路5HDL與FPGAv西工大微電子學(xué)院School

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Microelectronics一、技術(shù)背景8CMOS鎖存器三、時(shí)序邏輯電路存在問題：大量的組合邏輯電路路徑會(huì)導(dǎo)致延遲變得十分長，使設(shè)計(jì)緩慢甚至不可行解決思路：將整個(gè)布爾運(yùn)算分解為多個(gè)部分，其中部分運(yùn)算臨時(shí)存儲(chǔ)在較小的布爾網(wǎng)絡(luò)之間時(shí)序邏輯電路：數(shù)字電路中依賴時(shí)鐘信號(hào)或狀態(tài)記憶的電路，其輸出不僅取決于當(dāng)前輸入，還受歷史輸入（狀態(tài)）的影響時(shí)序邏輯電路可以分為同步時(shí)序邏輯電路和異步時(shí)序邏輯電路，同步時(shí)序邏輯電路所有狀態(tài)由同一時(shí)鐘控制，最少包括輸入信號(hào)D，輸出信號(hào)Q，時(shí)鐘信號(hào)Clk。異步時(shí)序邏輯電路狀態(tài)變化由輸入信號(hào)直接觸發(fā)CMOS鎖存器右圖CMOS鎖存器包含兩個(gè)反相器，具體操作流程如下：將邏輯1加到Q節(jié)點(diǎn)，晶體管N2打開，P2關(guān)閉，

變?yōu)檫壿?，晶體管P1打開，N1關(guān)閉，反饋Q為邏輯1,這種稱為正反饋電路正反饋電路：當(dāng)電路回路中的

輸出信號(hào)反饋到輸入端，且與輸入信號(hào)同相，正反饋會(huì)放大輸入信號(hào)的變化，導(dǎo)致系統(tǒng)趨向于不穩(wěn)定狀態(tài)（如振蕩或飽和），常用于振蕩器、觸發(fā)器、比較器等電路中v西工大微電子學(xué)院School

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Microelectronics一、技術(shù)背景9時(shí)鐘鎖存器三、時(shí)序邏輯電路上圖為二輸入或非門時(shí)鐘鎖存器門級(jí)設(shè)計(jì)，具體如下：當(dāng)C=1時(shí)，第一組或非門輸出均為0，反饋到第二組或非門，形成穩(wěn)定的邏輯狀態(tài)當(dāng)C=0時(shí)，D為1時(shí)，第一組上或非門輸出0，下或非門輸出1，第二組下或非門輸出0，上或非門輸出1，此時(shí)Q輸出為1，

輸出為0同理，當(dāng)C=0，D為0時(shí)，Q輸出為0，

輸出為1時(shí)鐘鎖存器門級(jí)設(shè)計(jì)三態(tài)反相器門級(jí)設(shè)計(jì)三態(tài)反相器結(jié)合反相器和三態(tài)輸出特性，能夠根據(jù)控制信號(hào)選擇是否輸出有效邏輯電平或進(jìn)入高阻態(tài)當(dāng)C=1，第一個(gè)反相器有效，反饋反相器處于高Z狀態(tài)，鎖存器對(duì)D透明，數(shù)據(jù)進(jìn)入鎖存器當(dāng)C=0，第一個(gè)反相器處于高Z狀態(tài)，反饋三態(tài)反相器將Q鎖存到D鎖存：輸出不受輸入影響，數(shù)據(jù)被凍結(jié)透明：輸出實(shí)時(shí)跟隨輸入變化，直接透明傳遞數(shù)據(jù)時(shí)鐘鎖存器：在時(shí)鐘信號(hào)（Clock）控制下存儲(chǔ)數(shù)據(jù)的鎖存器v西工大微電子學(xué)院School

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Microelectronics一、技術(shù)背景10門控鎖存器三、時(shí)序邏輯電路門控鎖存器：通過一個(gè)獨(dú)立的“使能信號(hào)”（Enable）控制數(shù)據(jù)的鎖存，而非直接依賴時(shí)鐘信號(hào)帶有兩個(gè)傳輸門的門控鎖存器及D、C、Q時(shí)序波形C=0時(shí)，T1關(guān)閉（T2打開），Q鎖存C=0~1時(shí)，T1打開，新數(shù)據(jù)進(jìn)入鎖存器，T2關(guān)閉，防止I2通過T1驅(qū)動(dòng)D的輸入電路發(fā)生信號(hào)競爭，Q透明信號(hào)穩(wěn)定后，I2的輸出等于I1的輸入，此時(shí)T1可以關(guān)閉，T2可以打開邊沿觸發(fā)：僅在時(shí)鐘信號(hào)的特定邊沿（上升沿或下降沿）時(shí)刻對(duì)輸入數(shù)據(jù)進(jìn)行采樣并更新輸出，而在其他時(shí)間輸出保持穩(wěn)定，不受輸入變化的影響最常見的邊沿觸發(fā)單元叫觸發(fā)器FF，包含如下分類：D-FF：D觸發(fā)器，在時(shí)鐘信號(hào)的上升沿或下降沿（取決于設(shè)計(jì)）采樣輸入數(shù)據(jù)D，并在觸發(fā)邊沿后將D值傳遞到輸出QT-FF：T觸發(fā)器，在時(shí)鐘邊沿根據(jù)輸入T的值決定是否翻轉(zhuǎn)當(dāng)前輸出QJK-FF：JK觸發(fā)器，在時(shí)鐘邊沿根據(jù)輸入J、K組合執(zhí)行操作SR-FF：SR觸發(fā)器，在時(shí)鐘邊沿根據(jù)置為輸入S和復(fù)位輸入R更新輸出v西工大微電子學(xué)院School

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Microelectronics一、技術(shù)背景11邊沿觸發(fā)器三、時(shí)序邏輯電路C=0時(shí)，T1傳遞數(shù)據(jù)，T2和T3關(guān)閉，數(shù)據(jù)被加載到主鎖存器中，保存足夠時(shí)間，使通過T1的信號(hào)在T2的輸入端沉淀C=1時(shí)，T1關(guān)閉，主鎖存器與新傳入數(shù)據(jù)隔開。T2和T3打開，數(shù)據(jù)從主鎖存器傳到從鎖存器，保存足夠時(shí)間，允許在I4的輸出信號(hào)穩(wěn)定下來T3上的C邊沿是D-FF數(shù)據(jù)傳輸動(dòng)作開始標(biāo)志，因此T3中C控制著D-FF是上升沿還是下降沿觸發(fā)器兩個(gè)串聯(lián)門控鎖存器構(gòu)成的D-FFFF的D、C和Q波形建立時(shí)間tsu：D必須先于C的最小時(shí)間，是數(shù)據(jù)進(jìn)入第一個(gè)門控鎖存器的電路穩(wěn)定時(shí)間，tsu,cd為統(tǒng)計(jì)最小時(shí)間保持時(shí)間thold：D在時(shí)鐘邊緣后必須保持其狀態(tài)的時(shí)間時(shí)鐘到Q的時(shí)間tcq：C邊沿和信號(hào)到達(dá)輸出節(jié)點(diǎn)Q之間的最大時(shí)間，tcq,cd為統(tǒng)計(jì)最小時(shí)間時(shí)鐘脈沖寬度tcw0/tcw1：C=0/C=1時(shí)最小時(shí)鐘脈沖寬度v西工大微電子學(xué)院School

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Microelectronics一、技術(shù)背景12時(shí)鐘產(chǎn)生電路三、時(shí)序邏輯電路時(shí)鐘產(chǎn)生電路：用于生成周期性時(shí)鐘信號(hào)的電路模塊，為數(shù)字系統(tǒng)提供同步時(shí)序基準(zhǔn)。其核心目標(biāo)是產(chǎn)生高穩(wěn)定性、低抖動(dòng)（Jitter）的方波信號(hào)PLL和時(shí)鐘分布晶體振蕩器：利用石英晶體的壓電效應(yīng)產(chǎn)生固定頻率RC振蕩器：通過電阻（R）和電容（C）充放電產(chǎn)生振蕩環(huán)形振蕩器：由奇數(shù)個(gè)反相器首尾相連構(gòu)成，頻率由延遲決定時(shí)鐘產(chǎn)生電路全自動(dòng)設(shè)計(jì)半自動(dòng)設(shè)計(jì)人工設(shè)計(jì)鎖相環(huán)PLL：一種閉環(huán)控制系統(tǒng)，通過反饋調(diào)節(jié)使輸出時(shí)鐘信號(hào)的相位和頻率與輸入?yún)⒖紩r(shí)鐘同步，同時(shí)可實(shí)現(xiàn)倍頻、分頻、去抖動(dòng)等功能PLL和時(shí)鐘分配電路包含如下三個(gè)步驟：將較低頻率的電路板時(shí)鐘轉(zhuǎn)換為較高頻率的芯片時(shí)鐘將芯片時(shí)鐘信號(hào)分配給數(shù)千個(gè)或數(shù)百萬個(gè)邊沿觸發(fā)的存儲(chǔ)器元件確保這些分配的時(shí)鐘信號(hào)完全同步，以便能夠發(fā)生穩(wěn)定的高頻操作目錄123章節(jié)介紹組合邏輯電路時(shí)序邏輯電路4存儲(chǔ)器電路5HDL與FPGAv西工大微電子學(xué)院School

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Microelectronics一、技術(shù)背景14存儲(chǔ)器的分類四、存儲(chǔ)器電路存儲(chǔ)器：計(jì)算機(jī)系統(tǒng)中用于存儲(chǔ)程序、數(shù)據(jù)和指令的硬件設(shè)備，它是計(jì)算機(jī)的重要組成部分，負(fù)責(zé)信息的保存和讀取存儲(chǔ)方式隨機(jī)存取存儲(chǔ)器只讀存儲(chǔ)器只讀存儲(chǔ)器ROM：數(shù)據(jù)一旦寫入后通常只能讀取，斷電后數(shù)據(jù)不丟失隨機(jī)存儲(chǔ)存儲(chǔ)器RAM：可以隨時(shí)讀寫，速度快，但斷電后數(shù)據(jù)會(huì)丟失DRAM：動(dòng)態(tài)隨機(jī)存儲(chǔ)器，需要定期刷新以保持?jǐn)?shù)據(jù)存儲(chǔ)用途主存儲(chǔ)器（內(nèi)存）輔助存儲(chǔ)器（外存）高速緩存主存儲(chǔ)器：直接與CPU交互，存儲(chǔ)當(dāng)前運(yùn)行的程序和數(shù)據(jù)，如RAM輔助存儲(chǔ)器：長期存儲(chǔ)數(shù)據(jù)，速度較慢但容量大，如硬盤、U盤高速緩存：位于CPU和內(nèi)存之間，用于加速數(shù)據(jù)訪問存儲(chǔ)介質(zhì)半導(dǎo)體存儲(chǔ)器磁存儲(chǔ)器光存儲(chǔ)器半導(dǎo)體存儲(chǔ)器：RAM、ROM、Flash磁存儲(chǔ)器：傳統(tǒng)機(jī)械硬盤HDD光存儲(chǔ)器：CD、DVDSRAM：使用6個(gè)晶體管構(gòu)成一個(gè)存儲(chǔ)單元，通過交叉耦合的反相器保持?jǐn)?shù)據(jù)v西工大微電子學(xué)院School

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Microelectronics一、技術(shù)背景15存儲(chǔ)器電路結(jié)構(gòu)四、存儲(chǔ)器電路右圖為一個(gè)小型16位存儲(chǔ)器電路，有序行和垂直列線控制對(duì)單個(gè)位單元的讀取或?qū)懭?，或者可以將一些核心單元分組為數(shù)字字線：存儲(chǔ)器中的一種信號(hào)控制線，用于選擇存儲(chǔ)陣列中的某一行，當(dāng)字線被激活時(shí)，該行所有存儲(chǔ)單元的數(shù)據(jù)通路被打開，允許通過位線進(jìn)行讀取或?qū)懭氩僮魑痪€：存儲(chǔ)器中用于傳輸數(shù)據(jù)信號(hào)的導(dǎo)線，負(fù)責(zé)將存儲(chǔ)單元的數(shù)據(jù)讀出或?qū)懭氪鎯?chǔ)器電路系統(tǒng)可以是一個(gè)完整的集成電路，也可以作為子電路被嵌入一個(gè)集成電路中，如微處理器、游戲、DSP或控制器芯片大多數(shù)存儲(chǔ)器使用一個(gè)地址字來選擇特定的位。一個(gè)n位地址字分為兩部分，一部分包含m位，另一部分包含k位，內(nèi)存中單元總數(shù)為2m+k=2n存儲(chǔ)器電路系統(tǒng)圖與位分配v西工大微電子學(xué)院School

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Microelectronics一、技術(shù)背景16SRAM四、存儲(chǔ)器電路在SRAM單元中，兩個(gè)反相器構(gòu)成鎖存器，鎖存器輸入和輸出由兩個(gè)訪問晶體管M5和M6控制當(dāng)WL=1，字線被激活，NMOS晶體管M5和M6打開，鎖存器節(jié)點(diǎn)Q連接BL，

連接,從而將位線數(shù)據(jù)帶入和帶出支持讀寫操作的單元SRAM單元和六晶體管原理圖在進(jìn)行讀寫操作前，兩個(gè)位線需要被預(yù)充電到高電壓，在預(yù)充電脈沖關(guān)閉，位線穩(wěn)定后，打開M5和M6，電荷在位線和處于邏輯0狀態(tài)的鎖存器節(jié)點(diǎn)之間流動(dòng)帶電的位線之間產(chǎn)生了一個(gè)差值電壓，使讀（感應(yīng)）放大器能夠?qū)ξ痪€電壓的差異做出反應(yīng)。這種方法利用感應(yīng)放大器的降噪特性實(shí)現(xiàn)了更好的穩(wěn)定性和靈敏度v西工大微電子學(xué)院School

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Microelectronics一、技術(shù)背景17DRAM四、存儲(chǔ)器電路三晶體管DRAM上圖為三晶體管DRAM，位線符號(hào)改成Dread和Dwrite，電容器Cs是核心單元存儲(chǔ)，是M3漏極和M2柵極的寄生電容寫操作：寫入新位數(shù)據(jù)，對(duì)寫位線進(jìn)行預(yù)充電，激活M3，C3根據(jù)新的數(shù)據(jù)被充電讀操作：對(duì)讀位線進(jìn)行預(yù)充電，激活M1，如果Cs存儲(chǔ)了邏輯0，M2關(guān)閉，讀位線保持邏輯1預(yù)充電；如果Cs存儲(chǔ)了邏輯1，M2被打開，通過M1和M2為讀位線提供下拉路徑由于Cs上的電荷會(huì)通過M3漏極和M2柵極泄露（室溫下幾ms），因此需要以超過漏電時(shí)間常數(shù)的速度刷新數(shù)據(jù)v西工大微電子學(xué)院School

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Microelectronics一、技術(shù)背景18內(nèi)存解碼器四、存儲(chǔ)器電路內(nèi)存解碼器：存儲(chǔ)器中的關(guān)鍵電路模塊，負(fù)責(zé)將輸入的二進(jìn)制地址轉(zhuǎn)換為對(duì)應(yīng)的物理存儲(chǔ)單元選擇信號(hào)（如WL、BL），從而定位到具體的存儲(chǔ)位置進(jìn)行讀寫操作解碼器類型行解碼器列解碼器全解碼器分塊解碼行解碼器：選擇存儲(chǔ)陣列中的行（字線）列解碼器：選擇存儲(chǔ)陣列中的列（位線），通常配合多路復(fù)用器（MUX）使用全解碼器：直接解碼所有地址位（適用于小容量存儲(chǔ)器）分塊解碼：將大容量存儲(chǔ)分為多個(gè)塊，分塊譯碼以降低復(fù)雜度使用與非門邏輯的二位解碼器目錄123章節(jié)介紹組合邏輯電路時(shí)序邏輯電路4存儲(chǔ)器電路5HDL與FPGAv西工大微電子學(xué)院School

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Microelectronics一、技術(shù)背景20HDL與PLD五、HDL與FPGA硬件描述語言HDL：電子系統(tǒng)硬件行為描述、結(jié)構(gòu)描述、數(shù)據(jù)流描述的語言利用HDL，在數(shù)字電路系統(tǒng)的設(shè)計(jì)中，可以從頂層到底層（從抽象到具體）逐層描述用戶的設(shè)計(jì)思想，用一系列分層次的模塊來表示極其復(fù)雜的數(shù)字電路系統(tǒng)，并利用EDA工具逐層進(jìn)行仿真驗(yàn)證，將其中需要變?yōu)閷?shí)際電路的模塊組合通過自動(dòng)綜合工具轉(zhuǎn)換為門級(jí)網(wǎng)表VHDL：語法嚴(yán)謹(jǐn)，常用于歐洲軍工和高可靠性系統(tǒng)Verilog：語法類似C，廣泛用于ASIC和FPGA設(shè)計(jì)HDLVHDLVerilog可編程邏輯器件PLD：可通過編程實(shí)現(xiàn)自定義數(shù)字邏輯功能的半導(dǎo)體器件，屬于硬件可編程芯片類型特點(diǎn)ProgrammableLogicArrayPLA最早的PLD，由可編程與陣列+可編程或陣列組成，靈活性低，已被淘汰ProgrammableArrayLogicPAL固定或陣列+可編程與陣列，比PLA更高效，但不可重復(fù)編程GenericArrayLogicGAL可重復(fù)擦寫的PAL（采用EEPROM工藝），是CPLD的前身ComplexPLDCPLD由多個(gè)PAL/GAL模塊+可編程互連組成，適合中等規(guī)模邏輯Field-Program