(19)國家知識產(chǎn)權(quán)局(12)發(fā)明專利(10)授權(quán)公告號CN115050415B(65)同一申請的已公布的文獻(xiàn)號(30)優(yōu)先權(quán)數(shù)據(jù)(73)專利權(quán)人華邦電子股份有限公司地址中國臺灣臺中市大雅區(qū)科雅一路8號US2012151301A1,2012.US2012317463A1,2012.12.13審查員王曦(74)專利代理機(jī)構(gòu)北京同立鈞成知識產(chǎn)權(quán)代理有限公司11205專利代理師宋興劉芳半導(dǎo)體存儲裝置及錯誤檢測校正方法本發(fā)明提供一種半導(dǎo)體存儲裝置及錯誤檢測校正方法，實現(xiàn)錯誤檢測校正能力與寫入或讀出的性能的并存。本發(fā)明的閃速存儲器的錯誤檢測校正方法包括：設(shè)定步驟，設(shè)定用于選擇進(jìn)行1位的錯誤檢測校正的第一錯誤檢測校正功能或進(jìn)行多位的錯誤檢測校正的第二錯誤檢測校正功能的選擇信息；以及執(zhí)行步驟，在讀出動作或?qū)懭雱幼鲿r，基于所設(shè)定的選擇信息來執(zhí)行第一錯誤檢測校正功能或第二錯誤檢測校正功能。扇區(qū)0扇區(qū)1扇區(qū)7備用0備用321.一種錯誤檢測校正方法，其為半導(dǎo)體存儲裝置的錯誤檢測校正方法，包括：設(shè)定步驟，設(shè)定用于選擇進(jìn)行m位的錯誤檢測校正的第一錯誤檢測校正功能或進(jìn)行n位執(zhí)行步驟，在讀出動作或?qū)懭雱幼鲿r，基于所述選擇信息來執(zhí)行所述第一錯誤檢測校正功能或所述第二錯誤檢測校正功能；以及轉(zhuǎn)換步驟，在切換從所述第一錯誤檢測校正功能向所述第二錯誤檢測校正功能的動作時，將寫入至存儲單元陣列的與所述第一錯誤檢測校正功能相關(guān)的第一數(shù)據(jù)轉(zhuǎn)換為與所述第二錯誤檢測校正功能相關(guān)的第二數(shù)據(jù)，其中，所述轉(zhuǎn)換步驟是利用回寫功能進(jìn)行的。2.根據(jù)權(quán)利要求1所述的錯誤檢測校正方法，其中，所述設(shè)定步驟能夠通過指令從外部變更所述選擇信息。3.根據(jù)權(quán)利要求1所述的錯誤檢測校正方法，其中，所述選擇信息規(guī)定用于選擇所述第一錯誤檢測校正功能的存儲單元陣列的第一地址空間及用于選擇所述第二錯誤檢測校正功能的存儲單元陣列的第二地址空間，所述執(zhí)行步驟基于與讀出動作或?qū)懭雱幼鞯牡刂穼?yīng)的所述第一地址空間或所述第二地址空間，來執(zhí)行所述第一錯誤檢測校正功能或所述第二錯誤檢測校正功能。4.根據(jù)權(quán)利要求1所述的錯誤檢測校正方法，其中，所述轉(zhuǎn)換步驟從所述存儲單元陣列將所述第一數(shù)據(jù)讀出至頁緩沖器/感測電路，使所述第二錯誤檢測校正功能運行而將所讀出的所述第一數(shù)據(jù)轉(zhuǎn)換為所述第二數(shù)據(jù)，并將經(jīng)轉(zhuǎn)換的所述第二數(shù)據(jù)寫入至所述存儲單元陣列的原始位置。5.根據(jù)權(quán)利要求1所述的錯誤檢測校正方法，其中，所述第一錯誤檢測校正功能是利用漢明碼進(jìn)行1位的錯誤檢測校正，所述第二錯誤檢測校正功能是利用博斯-查德胡里-霍昆格姆碼進(jìn)行2位、4位或8位的錯誤檢測校正。6.根據(jù)權(quán)利要求1所述的錯誤檢測校正方法，其中，所述存儲單元陣列是包含常規(guī)區(qū)域與備用區(qū)域的與非型的存儲單元陣列，在所述備用區(qū)域中存儲有通過所述第一錯誤檢測校正功能或所述第二錯誤檢測校正功能生成的奇偶校驗位。存儲單元陣列；錯誤檢測校正電路，包含進(jìn)行m位的錯誤檢測校正的第一錯誤檢測校正功能及進(jìn)行n位設(shè)定寄存器，設(shè)定用于選擇所述第一錯誤檢測校正功能或所述第二錯誤檢測校正功能的選擇信息；控制器，在讀出動作或?qū)懭雱幼鲿r，基于所述選擇信息來執(zhí)行所述第一錯誤檢測校正功能或所述第二錯誤檢測校正功能；以及轉(zhuǎn)換部件，在切換從所述第一錯誤檢測校正功能向所述第二錯誤檢測校正功能的動作時，將寫入至所述存儲單元陣列的與所述第一錯誤檢測校正功能相關(guān)的第一數(shù)據(jù)轉(zhuǎn)換為與所述第二錯誤檢測校正功能相關(guān)的第二數(shù)據(jù)，其中，所述轉(zhuǎn)換部件是利用回寫功能進(jìn)行的。38.根據(jù)權(quán)利要求7所述的半導(dǎo)體存儲裝置，其中，所述設(shè)定寄存器能夠通過指令從外部變更所述選擇信息。9.根據(jù)權(quán)利要求7所述的半導(dǎo)體存儲裝置，其中，所述選擇信息規(guī)定用于選擇所述第一錯誤檢測校正功能的所述存儲單元陣列的第一地址空間及用于選擇所述第二錯誤檢測校正功能的所述存儲單元陣列的第二地址空間，所述控制器基于與讀出動作或?qū)懭雱幼鞯牡刂穼?yīng)的所述第一地址空間或所述第二地址空間，來執(zhí)行所述第一錯誤檢測校正功能或所述第二錯誤檢測校正功能。10.根據(jù)權(quán)利要求7所述的半導(dǎo)體存儲裝置，其中，所述轉(zhuǎn)換部件從所述存儲單元陣列將所述第一數(shù)據(jù)讀出至頁緩沖器/感測電路，使所述第一錯誤檢測校正功能運行而對所讀出的所述第一數(shù)據(jù)進(jìn)行解碼，進(jìn)而利用所述第二錯誤檢測校正功能再次對經(jīng)解碼的數(shù)據(jù)進(jìn)行編碼來生成所述第二數(shù)據(jù)，并將所生成的所述第二數(shù)據(jù)寫入至所述存儲單元陣列的原始位置。4半導(dǎo)體存儲裝置及錯誤檢測校正方法技術(shù)領(lǐng)域[0001]本發(fā)明涉及一種與非(NAND)型閃速存儲器的半導(dǎo)體存儲裝置及錯誤檢測校正方法，尤其涉及一種錯誤檢測校正功能的切換。背景技術(shù)[0002]在NAND型的閃速存儲器中，由于反復(fù)進(jìn)行數(shù)據(jù)的編程或擦除引起位錯誤。作為此種位錯誤的對策，在閃速存儲器搭載有錯誤檢測校正電路(以下稱為ECC(ErrorCorrectingCode)電路)(例如專利文獻(xiàn)：日本專利6744950號公報、日本專利6744951號公報)。[0004]在讀出動作中，將從存儲單元陣列20的選擇頁讀出的數(shù)據(jù)保持在頁緩沖器/感測電路30,并將保持在頁緩沖器/感測電路30的數(shù)據(jù)經(jīng)由傳輸電路42而傳輸至ECC核心44.ECC核心44對所傳輸?shù)臄?shù)據(jù)進(jìn)行ECC運算，將由所述運算獲得的錯誤信息保持在錯誤寄存器46。寫入電路48基于保持在錯誤寄存器46的錯誤信息，將經(jīng)校正的數(shù)據(jù)寫回至頁緩沖器/感測電路30。如此，在一頁的ECC處理結(jié)束后，按照列地址將保持在頁緩沖器/感測電路30的數(shù)據(jù)讀出至數(shù)據(jù)總線60,并將所讀出的數(shù)據(jù)提供至輸入輸出電路50。輸入輸出電路50從未圖示的輸入輸出端子將讀出數(shù)據(jù)輸出至外部。[0005]在寫入動作中，將從外部輸入的應(yīng)編程的數(shù)據(jù)保持在頁緩沖器/感測電路30,ECC核心44生成從頁緩沖器/感測電路30傳輸?shù)臄?shù)據(jù)的代碼(奇偶校驗位),寫入電路48將所生成的代碼寫入至與頁緩沖器/感測電路30的備用區(qū)域?qū)?yīng)的位置。在ECC處理后，將保持在頁緩沖器/感測電路30的數(shù)據(jù)編程至存儲單元陣列20。[0006]若一頁的數(shù)據(jù)尺寸變大，則對與頁的讀出或?qū)懭霑r間、或者與基于串行外設(shè)接口(SerialPeripheralInterface,SPI)的外部時鐘信號同步地進(jìn)行多頁的連續(xù)讀出時的動作頻率帶來極大的影響。另外，通過流水線處理實現(xiàn)了高速化，但也導(dǎo)致芯片尺寸的增大，難以實現(xiàn)錯誤檢測校正能力與讀出性能的并存。[0007]本發(fā)明著眼于此種現(xiàn)有的問題，其目的在于提供一種實現(xiàn)錯誤檢測校正能力與寫入或讀出的性能的并存的半導(dǎo)體存儲裝置及錯誤檢測校正方法。發(fā)明內(nèi)容[0008]本發(fā)明的半導(dǎo)體存儲裝置的錯誤檢測校正方法包括：設(shè)定步驟，設(shè)定用于選擇進(jìn)行m位的錯誤檢測校正的第一錯誤檢測校正功能或進(jìn)行n位的錯誤檢測校正的第二錯誤檢于所述選擇信息來執(zhí)行所述第一錯誤檢測校正功能或所述第二錯誤檢測校正功能。[0009]本發(fā)明的半導(dǎo)體存儲裝置包括：存儲單元陣列；錯誤檢測校正電路，包含進(jìn)行m位5的錯誤檢測校正的第一錯誤檢測校正功能及進(jìn)行n位的錯誤檢測校正的第二錯誤檢測校正功能(m、n為自然數(shù)，m<n);設(shè)定寄存器，設(shè)定用于選擇所述第一錯誤檢測校正功能或所述第二錯誤檢測校正功能的選擇信息；以及控制器，在讀出動作或?qū)懭雱幼鲿r，基于所述選擇信息來執(zhí)行所述第一錯誤檢測校正功能或所述第二錯誤檢測校正功能。[0010]根據(jù)本發(fā)明，由于可選擇第一錯誤檢測校正功能或第二錯誤檢測校正功能，因此，例如可通過根據(jù)產(chǎn)品生命周期等切換錯誤檢測校正能力來實現(xiàn)與讀出或?qū)懭雱幼鞯男阅懿⒋?。附圖說明[0011]圖1是表示搭載現(xiàn)有的芯片上ECC功能的NAND型閃速存儲器的概略結(jié)構(gòu)的圖。[0012]圖2是表示本發(fā)明實施例的NAND型閃速存儲器的結(jié)構(gòu)的框圖。[0013]圖3是表示本發(fā)明實施例的ECC電路的內(nèi)部結(jié)構(gòu)的圖。[0014]圖4是表示本發(fā)明第一實施例的設(shè)定寄存器的一例的圖。[0015]圖5是說明本發(fā)明第一實施例的ECC電路的動作的圖。[0016]圖6是說明本發(fā)明第一實施例的ECC電路的錯誤檢測校正能力的切換動作的流程。[0017]圖7是表示本發(fā)明第三實施例的設(shè)定寄存器的一例的圖。[0018]圖8是說明本發(fā)明第三實施例的ECC電路的錯誤檢測校正能力的切換動作的流程。[0019]圖9的(A)、圖9的(B)是表示本發(fā)明實施例的ECC電路的解碼器的結(jié)構(gòu)的框圖。[0020]符號的說明[0021]10、100:閃速存儲器[0022]20、110:存儲單元陣列[0023]30、170:頁緩沖器/感測電路[0025]42、136:傳輸電路[0027]46:錯誤寄存器[0028]48、138:寫入電路[0029]50、120:輸入輸出電路[0030]60:數(shù)據(jù)總線[0031]132:第—ECC部[0033]135:ECC處理部[0034]140:地址寄存器[0035]150:控制器[0036]160:字線選擇電路[0037]180:列選擇電路[0038]190:設(shè)定寄存器[0039]200:常規(guī)區(qū)域[0040]210:備用區(qū)域CN115050415B說明書3/8頁6[0043]320:歐幾里得互除計算部[0044]330:錯誤位置搜索部[0046]Ax:行地址信息[0047]Ay:列地址信息[0048]BLK(O)、BLK(1)、…、BLK(m[0052]EN_1:第一使能信號[0053]EN_2:第二使能信號[0055]EUC_E:結(jié)束信號(脈沖信號)[0056]EUC_S:開始信號(脈沖信號)應(yīng)編程的數(shù)據(jù)的錯誤校正代碼的生成或基于所述錯誤校正代碼所讀出的數(shù)據(jù)的錯誤檢測出電路120接收的命令(指令)或施加至控制端子的控制信號來對各部進(jìn)行控制；字線選擇電路160,基于來自地址寄存器140的行地址信息Ax的解碼結(jié)果來進(jìn)行塊的選擇或字線的選程至選擇頁的數(shù)據(jù)；列選擇電路180,基于來自地址寄存器140的列地址信息Ay的解碼結(jié)果雖未圖示但閃速存儲器100包括內(nèi)部電壓產(chǎn)生電路，所述內(nèi)部電壓產(chǎn)生電路生成數(shù)據(jù)的讀7[0062]存儲器單元陣列110例如具有沿列方向配置的m個存儲塊BLK(0)、BLK(1)…、BLK線側(cè)選擇晶體管、以及源極線側(cè)選擇晶體管。位線側(cè)選擇晶體管的漏極連接于所對應(yīng)的一個全局位線，源極線側(cè)選擇晶體管的源極連接于共用的源極線。存儲單元的柵極連接于所對應(yīng)的字線，位線側(cè)選擇晶體管及源極線側(cè)選擇晶體管的各柵極分別連接于選擇柵極線SGS而驅(qū)動位線側(cè)選擇晶體管、源極線側(cè)選擇晶體管，來選擇塊或字線。單元既可為存儲1位(bit)(二值數(shù)據(jù))的單層單元(SingleLevelCell,SLC)型，也可為存儲多位的類型。[0064]在讀出動作中，對位線施加某正電壓，對選擇字線施加某電壓(例如0V),對非選擇字線施加通過電壓Vpass(例如4.5V),對選擇柵極線SGD、選擇柵極線SGS施加正電壓(例如中，對選擇字線施加高電壓的編程電壓Vpgm(例如15V～20V),對非選擇的字線施加中間電位(例如10V),使位線側(cè)選擇晶體管接通，使源極線側(cè)選擇晶體管斷開，對位線供給與數(shù)據(jù)“0”或“1”對應(yīng)的電位。在擦除動作中，對塊內(nèi)的選擇字線施加OV,對P阱施加高電壓(例如 [0065]在某一形態(tài)中，ECC電路130如圖3所示那樣包括具有1位的錯誤檢測校正功能的第一ECC部132、以及具有8位的錯誤檢測校正功能的第二ECC部134。第一ECC部132使用漢明碼第二ECC部134從控制器150分別供給第一使能信號EN_1及第二使能信號EN_2.第一ECC部132在第一使能信號EN_1為第一邏輯狀態(tài)時被使能，在第一使能信號EN_1為第二邏輯狀態(tài)時被禁能。第二ECC部134在第二使能信號EN_2為第一邏輯狀態(tài)時被使能，在第二使能信號EN_2為第二邏輯狀態(tài)時被禁能。第一ECC部132及第二ECC部134與所供給的內(nèi)部時鐘信號CLK_ECC同步地進(jìn)行ECC處理。[0066]設(shè)定寄存器190設(shè)定用于選擇第一ECC部132或第二ECC部134的動作的選擇信息，并將其加以保持。選擇信息例如包括如圖4所示那樣的1位的標(biāo)器100的通電(poweron)序列時從熔絲只讀存儲器(ReadOnlyMemory,ROM)(熔絲存儲器初始或前半段時，存儲器單元的經(jīng)年劣化相對較少，因此預(yù)測錯誤的發(fā)生頻度少。因此，選寫入時間因ECC處理而變長的情況得到抑制。[0067]設(shè)定寄存器190能夠從外部訪問，用戶可使用規(guī)定的指令將設(shè)定在設(shè)定寄存器190的選擇信息改寫。當(dāng)經(jīng)由輸入輸出電路120從主計算機(jī)接收到設(shè)定寄存器的寫入指令及寫入數(shù)據(jù)后，控制器150將所述寫入數(shù)據(jù)寫入至設(shè)定寄存器190。由此，進(jìn)行選擇信息的改寫。當(dāng)生命周期達(dá)到后半段而產(chǎn)生存儲器單元的經(jīng)年劣化時，預(yù)測錯誤發(fā)生頻率會因此增加。為了應(yīng)對此，通過選擇第二ECC部134,進(jìn)行從單個位的錯誤檢測校正功能向多位的錯誤檢測校正功能的切換。由此，在生命周期的后半段，讀出或?qū)懭氲臅r間因ECC處理而變長，但相8[0068]控制器150包括微控制器或狀態(tài)機(jī)，并基于從外部接收的指令或控制信號，對閃速[0069]接著，對ECC電路130的動作進(jìn)行說明。在編程動作時，將從輸入輸出電路120輸入的數(shù)據(jù)保持在頁緩沖器/感測電路170,接著，將所保持的數(shù)據(jù)傳輸至ECC電路130.ECC電路130對所傳輸?shù)臄?shù)據(jù)進(jìn)行ECC運算，生成錯誤校正代碼(例如，奇偶校驗位),并將所生成的錯誤校正代碼寫回至頁緩沖器/感測電路170的備用區(qū)域。其后，將所輸入的數(shù)據(jù)及錯誤校正代碼編程至存儲單元陣列110的所選擇的頁。[0070]在讀出動作時，將從存儲單元陣列110的選擇頁讀出的數(shù)據(jù)傳輸至頁緩沖器/感測電路170,并保持在其中。接著，將所保持的數(shù)據(jù)傳輸至ECC電路130,ECC電路130基于錯誤校正代碼檢測有無錯誤，在檢測出錯誤的情況下，對數(shù)據(jù)的錯誤進(jìn)行校正。錯誤的校正例如是通過將頁緩沖器/感測電路170中所保持的數(shù)據(jù)改寫來進(jìn)行。其后，頁緩沖器/感測電路170中所保持的數(shù)據(jù)經(jīng)由輸入輸出電路120而輸出至外部。[0071]在圖5中示出了頁緩沖器/感測電路170的數(shù)據(jù)結(jié)構(gòu)例。頁緩沖器/感測電路170例如包括：常規(guī)區(qū)域200,被分割成扇區(qū)0～扇區(qū)7這8個扇區(qū)；以及備用區(qū)域210,被分割成備用包含256字節(jié)，常規(guī)區(qū)域200的8個扇區(qū)整體上保持約2K字節(jié)的數(shù)據(jù)。[0072]備用區(qū)域210的一個扇區(qū)例如包含16字節(jié)，4個扇區(qū)(備用0～備用3)整體上保持64字節(jié)的數(shù)據(jù)。在備用0中存儲有常規(guī)區(qū)域200的扇區(qū)0、扇區(qū)1的錯誤校正代碼，在備用1中存儲有常規(guī)區(qū)域200的扇區(qū)2、扇區(qū)3的錯誤校正代碼，在備用2中存儲有常規(guī)區(qū)域200的扇區(qū)4、扇區(qū)5的錯誤校正代碼，在備用3中存儲有常規(guī)區(qū)域200的扇區(qū)6、扇區(qū)7的錯誤校正代碼。[0073]ECC電路130包括：傳輸電路136,接收以扇區(qū)為單位傳輸?shù)臄?shù)據(jù)，并將其傳輸至ECC處理部135;ECC處理部135,包括具有1位的錯誤檢測校正功能的第一ECC部132及具有8位的錯誤檢測校正功能的第二ECC電路134;以及寫入電路138,將錯誤校正代碼寫入至備用區(qū)域210,或?qū)⑺Ｕ臄?shù)據(jù)寫入至常規(guī)區(qū)域200。[0074]控制器150基于設(shè)定寄存器190中所設(shè)定的選擇信息(標(biāo)志),將使能信號EN_1、使部132使用漢明碼進(jìn)行單個位的錯誤檢測校正，第二ECC部134使用BCH碼進(jìn)行8位的錯誤檢[0075]圖6是說明基于本發(fā)明第一實施例的ECC電路的錯誤檢測校正能力的切換動作的流程。在與存儲單元陣列110的用戶使用區(qū)域不同的熔絲ROM(例如，用戶無法訪問的區(qū)域)中保存ECC電路130的第一ECC部132或第二ECC部134的選擇信息的初始值。選擇信息的初始值設(shè)定第一ECC部132的選擇作為產(chǎn)品出廠時的信息。在加電(powerup)序列的執(zhí)行時，將保存在熔絲ROM的選擇信息加載至設(shè)定寄存器190(S100)。[0076]控制器150參照設(shè)定寄存器190的選擇信息，經(jīng)由使能信號EN_1來使能第一ECC部132,并經(jīng)由使能信號EN_2來禁能第二ECC部134.由此，在讀出或?qū)懭雱幼鲿r，所選擇的第一9[0077]其后，用戶根據(jù)閃速存儲器的使用狀況，將設(shè)定寄存器190的選擇信息改寫，以選擇第二ECC部134(S120)。當(dāng)進(jìn)行選擇信息的改寫后，控制器150經(jīng)由使能信號EN_1來禁能第—ECC部132,并經(jīng)由使能信號EN_2來使能第二ECC部134。由此，在讀出或?qū)懭雱幼鲿r，所選[0078]如此，根據(jù)本實施例，由于根據(jù)設(shè)定寄存器的選擇信息來使第—ECC部132或第二ECC部134運行，因此可根據(jù)產(chǎn)品生命周期來選擇性地切換錯誤檢測校正能力，可最佳地管理錯誤檢測校正的處理時間，來抑制頁讀取時間或連續(xù)讀出的動作頻率的下降。即，在存儲器單元的經(jīng)年劣化少的期間內(nèi)，能夠縮短ECC處理所需的時間而實現(xiàn)讀出或?qū)懭氲母咚倩硪环矫?，在存儲器單元的?jīng)年劣化變多的期間內(nèi)，可增強(qiáng)錯誤校正能力而實現(xiàn)可靠性的提高。種形態(tài)。例如，設(shè)定寄存器190可利用存儲單元陣列110的用戶能夠使用的區(qū)域的一部分的存儲器空間，所述存儲器空間的默認(rèn)值(擦除狀態(tài))也可表示第一ECC部132的選擇。在此情況下，控制器150讀出所述存儲器空間的默認(rèn)值，使第一ECC部132使能，并禁能第二ECC部134。在選擇第二ECC部134的情況下，用戶對所述存儲器空間的默認(rèn)值進(jìn)行編程，并將選擇信息改寫。[0080]接著，對本發(fā)明的第二實施例進(jìn)行說明。在第一實施例中，在將動作從第一ECC部132切換至第二ECC部134的情況下，無法利用第二ECC部134對由第一ECC部132編碼的數(shù)據(jù)進(jìn)行解碼。即，保存在存儲單元陣列110的由第一ECC部132生成的錯誤校正代碼無法由第二ECC部134解讀，因此在切換為第二ECC部134的情況下，必須將由第一ECC部132生成的錯誤校正代碼轉(zhuǎn)換為由第二ECC部134生成的錯誤校正代碼。[0081]因此，第二實施例利用閃速存儲器的回寫(copyback)功能，將由第一ECC部132處理的頁從存儲單元陣列讀出至頁緩沖器/感測電路170,并利用第一ECC部132對所讀出的數(shù)據(jù)進(jìn)行解碼(即，進(jìn)行錯誤檢測校正),進(jìn)而利用第二ECC部134再次對經(jīng)解碼的數(shù)據(jù)進(jìn)行編碼來生成錯誤校正代碼，并將包含所生成的錯誤校正代碼的數(shù)據(jù)編程至存儲單元陣列的原始頁。[0082]此種數(shù)據(jù)轉(zhuǎn)換是針對關(guān)于保存在存儲單元陣列110的第一ECC部132的所有數(shù)據(jù)實施?？刂破?50以不與閃速存儲器100的動作干涉的方式在后臺(background)自動地實施利用了回寫功能的數(shù)據(jù)轉(zhuǎn)換，或者在未進(jìn)行讀出或?qū)懭氲葎幼鞯钠陂g中自動地實施利用了回寫功能的數(shù)據(jù)轉(zhuǎn)換。另外，在某一形態(tài)中，可設(shè)為將表示數(shù)據(jù)轉(zhuǎn)換或未轉(zhuǎn)換的標(biāo)志保存在備用區(qū)域中，控制器150參照所述標(biāo)志進(jìn)行數(shù)據(jù)轉(zhuǎn)換，并在轉(zhuǎn)換后將標(biāo)志改寫。[0083]如此，根據(jù)本實施例，由于利用回寫功能自動地進(jìn)行數(shù)據(jù)轉(zhuǎn)換，因此可順利地實施錯誤校正功能從第一ECC部132向第二ECC部134的切換。[0084]接著，對本發(fā)明的第三實施例進(jìn)行說明。在本實施例中，根據(jù)地址空間來切換錯誤檢測校正能力。圖7是表示本實施例的設(shè)定寄存器190的設(shè)定例的圖。在設(shè)定寄存器190中預(yù)先設(shè)定地址空間和與其對應(yīng)的標(biāo)志的關(guān)系。地址空間規(guī)定存儲單元陣列110的行地址的范空間1的讀出或?qū)懭氲那闆r下，選擇第一ECC部132,在進(jìn)行向地址空間2的讀出或?qū)懭氲那閇0085]圖8是說明基于第三實施例的ECC電路的錯誤檢測校正能力的切換動作的流程。在進(jìn)行讀出或?qū)懭雱幼鲿r，從外部經(jīng)由輸入輸出電路120輸入用于讀出或?qū)懭氲闹噶罨虻刂穂0086]控制器150參照設(shè)定寄存器190,識別與所輸入的地址的行地址相當(dāng)?shù)牡刂房臻g的標(biāo)志(S210),按照所識別的標(biāo)志來選擇第一ECC部132或第二ECC部134,因此經(jīng)由使能信號EN_1、使能信號EN_2來使能第一ECC部132或第二ECC部134。如此，在讀出動作或?qū)懭雱幼鲿r，由根據(jù)地址選擇的第一ECC部132或第二ECC部134來實施錯誤檢測校正(S230)。[0087]如此，根據(jù)本實施例，可根據(jù)地址空間來變更錯誤檢測校正能力。例如，可設(shè)為在如主機(jī)側(cè)計算機(jī)以塊為單位來管理存儲單元陣列的數(shù)據(jù)改寫次數(shù)或擦除次數(shù)那樣的情況下，以塊為單位來設(shè)定地址空間，在數(shù)據(jù)改寫次數(shù)或擦除次數(shù)達(dá)到一定以上時，將所述地址檢測校正能力。進(jìn)行編碼的編碼器、以及對經(jīng)BCH編碼的數(shù)據(jù)進(jìn)行解碼的解碼器。圖9的(A)是表示BCH解碼器的內(nèi)部結(jié)構(gòu)的框圖。BCH解碼器300包括：評價數(shù)據(jù)的校驗子的校驗子計算部310、計算錯誤位置多項式(errorlocationpolynomial,ELP)的歐幾里得互除計算部320、計算錯誤位置多項式的根并搜索錯誤位置的錯誤位置搜索部330、以及基于搜索到的錯誤位置將所校正的數(shù)據(jù)寫回至頁緩沖器/感測電路170的錯誤位校正部340。評價結(jié)果及歐幾里得互除的計算開始的開始信號EUC_S輸出至歐幾里得互除計算部320。歐幾里得互除計算部320將錯誤位置多項式的計算結(jié)果與表示計算結(jié)束的結(jié)束信號EUC_E輸出至錯誤位置搜索部330。[0090]圖9的(B)是表示BCH解碼器的各部分的處理例的時序圖。t1表示校驗子計算部310的處理期間，t2表示歐幾里得互除計算部320的處理期間，t3表示錯誤位置搜索部330的處理期間，t4表示錯誤位校正部340的處理期間。[0091]BCH解碼器300與所輸入的時鐘信號CLK同步地進(jìn)行處理，通過使能信號ENABLE_IN路的數(shù)據(jù)從DATA_IN被導(dǎo)入至校驗子計算部310。當(dāng)校驗子的計算結(jié)束時，校驗子計算部310輸出表示歐幾里得的互除的開始的脈沖信號EUC_S,響應(yīng)于此，歐幾里得互除計算部320計算錯誤位置多項式。當(dāng)錯誤位置多項式的計算結(jié)束時，歐幾里得互除計算部320輸出表示其結(jié)束的脈沖信號EUC_E,響應(yīng)于此，錯誤位置搜索部330搜索錯誤位置。錯誤位校正部340經(jīng)[0092]例如，在使用BCH代碼每528字節(jié)進(jìn)行8位的錯誤檢測校正的情況下，校驗子計算需要149個時鐘周期，歐幾里得互除計算需要82個時鐘周期，錯誤位置搜索需要143個時鐘周期，錯誤校正需要48個時鐘周期，整體上需要422個時鐘周期。在時鐘信號CLK的頻率為50MHz時，時鐘的一個周期時間為20ns,BCH代碼的解碼處理消耗8.44μs。若頁緩沖器/感測電路170的一頁的大小為2K字節(jié)，則需要約34μs(1688個周期=422*4)。11[0093]另一方面，在進(jìn)行使用漢明代碼的1位的錯誤檢測校正的情況下，為了使校驗子計算與錯誤校正的結(jié)構(gòu)簡單，2K字節(jié)的錯誤檢測校正所需的時鐘周期數(shù)為330左右。若時鐘的一個周期時間為20ns,則以約6.7μs完成處理。若單純地與8位的BCH代碼相比，則利用約1/6的處理時間即可。在4K字節(jié)的頁長度且陣列讀取時間為20ns的情況下，在8位的BCH代碼中，tRD2=(20μs+34μs*2)=88μs,與此相對，在1位的漢明代碼中，tRD2=(20μs+(6.讀出動作的時鐘頻率的上限帶來影響。[0094]在所述實施例中，雙