6.5若干典型的時序邏輯集成電路6.5.1寄存器和移位寄存器6.5.2計數(shù)器1、寄存器6.5.1寄存器和移位寄存器寄存器是數(shù)字系統(tǒng)中用來存儲二進(jìn)制數(shù)據(jù)的邏輯部件。

一個觸發(fā)器能存儲1位二進(jìn)制數(shù)，n位寄存器需要用n個觸發(fā)器組成。它的基本單元是觸發(fā)器。移位寄存器寄存器單向移位寄存器雙向移位寄存器寄存器的分類由D觸發(fā)器構(gòu)成的并行輸入并行輸出寄存器Q0QQC1DQQQQDQQDQ1Q2Q3FF0FF1FF2FF3RdCPD0D2D1D3C1C1C1D101110118位CMOS寄存器74HC374對時鐘信號脈沖邊沿敏感111111011174HC/HCT373八D鎖存器對鎖存信號電平敏感101110010010補(bǔ)充：由JK觸發(fā)器構(gòu)成的并行輸入并行輸出寄存器Q0D0Q1D1Q2D2Q3D3CPRD11JRdC1F01K1JRdC1F11K1JRdC1F21K1JRdC1F31K111101100001011令K=1,Qn=0則Qn+1=J原因：Q0D0Q1D1Q2D2Q3D3CPRD11JRdC1F01K1JRdC1F11K1JRdC1F21K1JRdC1F31K1111）清0，Rd2）J0-J3

加待寄存數(shù)據(jù)D0-D3

3）加寄存指令CP寄存過程：Q0D0Q1D1Q2D2Q3D3CPRD11JRdC1F01K1JRdC1F11K1JRdC1F21K1JRdC1F31K1112、移位寄存器移位寄存器是既能寄存數(shù)碼，又能在時鐘脈沖的作用下使所寄存的數(shù)碼向左或向右移位的邏輯功能部件。按移動方式分單向移位寄存器雙向移位寄存器左移位寄存器右移位寄存器(1)基本移位寄存器串行數(shù)據(jù)輸入端串行數(shù)據(jù)輸出端并行數(shù)據(jù)輸出端①所有時鐘端連在一起，接在一個CP同步信號源上④數(shù)據(jù)可從Q3~Q0并行輸出，也可從Q3(DSO)串行輸出③數(shù)據(jù)從DSI端串行輸入②設(shè)初始狀態(tài)=0000在CP脈沖的作用下，DSI端依次送入數(shù)碼11011

10002

11003

01104

10110

0

0001101CPQ0Q1Q2Q3DSI移位脈沖CP12345678輸入信號DSIQ0Q1Q2Q31101100011000110右移串行輸入為1101時的波形圖0000第4個CP上升沿后,數(shù)碼由Q3~Q0并行輸出再加CP，數(shù)碼由Q3串行輸出1101典型集成電路內(nèi)部邏輯圖8位右移移位寄存器74HC/HCT164考慮：如何用JK觸發(fā)器構(gòu)成的右移寄存器？各觸發(fā)器均以D觸發(fā)器的功能工作，分析同上。01JC1R1KQ01JC1R1KQ11JC1R1KQ31JC1R1KQ2123

DSICP輸出信號CR(2)多功能雙向移位寄存器多功能移位寄存器工作模式簡圖高位移向低位----左移低位移向高位----右移實(shí)現(xiàn)多種功能雙向移位寄存器的一種方案(僅以FFm為例)S1S0=00S1S0=01高位移向低位S1S0=10S1S0=11并行置數(shù)不變低位移向高位74

194管腳圖：DI0、DI1、DI2

、DI3

：并行輸入端Q0、Q1、Q2、Q3:數(shù)據(jù)輸出端DSR：右移移位串行輸入端DSL：左移移位串行輸入端S1、S0:工作模式選擇端S1S0工作模式00保持01右移移位10左移移位11并行置數(shù)集成雙向移位寄存器74

194VCCGNDQ0Q1Q2Q3CPS1S0CRDSRDSLDI074LS194DI1DI3DI2CMOS4位雙向移位寄存器74HC/HCT194電路結(jié)構(gòu)CMOS4位雙向移位寄存器74HC/HCT194電路結(jié)構(gòu)00寄存器狀態(tài)保持CMOS4位雙向移位寄存器74HC/HCT194電路結(jié)構(gòu)01右移移位CMOS4位雙向移位寄存器74HC/HCT194電路結(jié)構(gòu)10左移移位CMOS4位雙向移位寄存器74HC/HCT194電路結(jié)構(gòu)11并行置數(shù)74

194的功能表

7DI3DI2DI1DI0DI3*DI2*DI1*DI0*↑××HHH6H××××↑H×LHH5L××××↑L×LHH4H××××↑×HHLH3L××××↑×LHLH2×××××××LLH1LLLL×××××××××LDI3DI2DI1DI0左移DSL右移DSRS0S1行并行輸入時鐘CP串行輸入控制信號清零輸出輸入H

H(L)

Q0nQ1nQ2nQ3n74

194的應(yīng)用：1、74

194接成循環(huán)移位寄存器：1101CPQ0

Q1Q2Q30010012340100實(shí)驗(yàn)：接成循環(huán)右移移位寄存器Q0Q1Q2Q3S1S0DSRCP74

194D0D1D2D30010000110000100CPQ0

Q1Q2Q30010010010200013100040100CPQ0Q1Q2Q311010001Q0Q1Q2Q3S1S0DSRCP74

194D0D1D2D32、194的位數(shù)擴(kuò)展用兩片74

194構(gòu)成8位雙向移位寄存器ⅠⅡ思路？D6D5D4D3D2D1D0并行輸入串行輸出數(shù)據(jù)傳送方式變換電路1.實(shí)現(xiàn)方法:(1).因?yàn)橛?位并行輸入，故需使用兩片74

194；(2).用最高位QD2作為它的串行輸出端。3、并行到串行數(shù)據(jù)的轉(zhuǎn)換2.具體電路:&G1S0S1CP1QA1QB1QC1QD1S0S1CP2QA2QB2QC2QD2DSRA1B1C1D1A2B2C2D2D0D1D2D3D4D5D6+5V+5VCP啟動脈沖移位脈沖&G2串行輸出并行輸入74

194(1)74

194(2)DSR3.工作效果:寄存器各輸出端狀態(tài)QA1QB1QC1QD1QA2QB2QC2QD2寄存器工作方式0D0D1D2D3D4D5D6

10D0D1D2D3D4D5

110D0D1D2D3D4

1110D0D1D2D3

11110

D0D1D2

11111

0D0D1

11111

10D0

CP右移(S1S0=01)并行輸入(S1S0=11)右移(S1S0=01)右移(S1S0=01)右移(S1S0=01)右移(S1S0=01)右移(S1S0=01)0123456例1、分析圖示電路。求194的狀態(tài)表及電路的輸出序列碼。74

151ABCY74

194DSRDSLCPS0S1D0D1D2D3RDL111Q0Q1Q2Q3ED01D1D2D3D4D5D6D7CP［題意分析］：?Q2Q1Q0→CBA；Y

→DSR

——循環(huán)右移位。?本電路為一級移位型序列碼產(chǎn)生器。?移位寄存器74LS194S1S0=01——右移位?L＝Q3

74

151ABCY74

194DSRDSLCPS0S1D0D1D2D3RDL111Q0Q1Q2Q3GD01D1D2D3D4D5D6D7CP狀態(tài)表Q3Q2Q1Q0

DSR000010001000101010111011101110111011101010100010001000100010解：根據(jù)電路中各單元的工作方式及相互關(guān)系，列出狀態(tài)表。輸出序列碼：L＝0001011101測驗(yàn)1

測驗(yàn)2Q1、Q2初態(tài)均為0計數(shù)器：用來記憶輸入脈沖的個數(shù)；計數(shù)器的分類按邏輯功能：分為加法、減法和可逆計數(shù)器按工作方式：同步計數(shù)器異步計數(shù)器6.5.2

計數(shù)器按進(jìn)位體制：二進(jìn)制（2n進(jìn)制）非二進(jìn)制（如十進(jìn)制）還可用作定時器、分頻器、節(jié)拍脈沖發(fā)生器、序列碼發(fā)生器等。(1)異步二進(jìn)制計數(shù)器1、二進(jìn)制計數(shù)器四位二進(jìn)制加法計數(shù)器二進(jìn)制輸出

計數(shù)脈沖數(shù)目

Q3

Q2

Q1

Q0

十進(jìn)制數(shù)

0

0

0

0

0

0

1

0

0

0

1

1

2

0

0

1

0

2

3

0

0

1

1

3

4

0

1

0

0

4

5

0

1

0

1

5

6

0

1

1

0

6

7

0

1

1

1

7

8

1

0

0

0

8

9

1

0

0

1

9

10

1

0

1

0

10

11

1

0

1

1

11

12

1

1

0

0

12

13

1

1

0

1

13

14

1

1

1

0

14

15

1

1

1

1

15

實(shí)現(xiàn)二進(jìn)制加法計數(shù)必須滿足：最低位F來一CP翻轉(zhuǎn)一次。其余F,

低位F由1→0時，產(chǎn)生向本位的進(jìn)位信號，本位F觸發(fā)翻轉(zhuǎn)。

電路組成：2）CP0=CP;其余，CPi=Qi-13）每個F的R連在一起經(jīng)反相器接CR1)由4個T'觸發(fā)器構(gòu)成動作特點(diǎn)：來一CP翻轉(zhuǎn)一次。F0:其余Fi:當(dāng)Qi–11→0時，F(xiàn)i

翻轉(zhuǎn)一次結(jié)論:

計數(shù)器的功能：不僅可以計數(shù)也可作為分頻器。如考慮每個觸發(fā)器都有1tpd的延時，電路會出現(xiàn)什么問題？異步計數(shù)脈沖的最小周期Tmin=ntpd。（n為位數(shù)）

②典型集成電路中規(guī)模集成電路74HC/HCT393中集成了兩個4位異步二進(jìn)制計數(shù)器在5V、25℃工作條件下，74HC/HCT393中每級觸發(fā)器的傳輸延遲時間典型值為6ns。74HC/HCT393的邏輯符號計數(shù)脈沖頻率不超過10MHZ思考：用上升沿D觸發(fā)器如何實(shí)現(xiàn)三位二進(jìn)制加法計數(shù)器？1DC11DC11DC1Q0Q1Q2CPCRRRRQ0Q1Q21）每個DF接成T'觸發(fā)器2）對于F0,CP0=CP來一CP翻轉(zhuǎn)一次當(dāng)Qi-1:1→0時,CPi:0→1,Fi翻轉(zhuǎn)一次3）其余Fi,CPi=Qi-1思考：如何用負(fù)邊沿JK觸發(fā)器構(gòu)成的四位二進(jìn)制加法計數(shù)器3）其余Fi,CPi=Qi-12）對于F0,CP0=CP1）對每個FJ=K=1計數(shù)態(tài)，T'態(tài)來一CP翻轉(zhuǎn)一次當(dāng)Qi-1:1→0時,CPi:1→0,Fi翻轉(zhuǎn)一次1J1KC11J1KC1Q01J1KC1Q11J1KC1Q2Q3計數(shù)脈沖11111J1KC1計數(shù)脈沖1J1KC11J1KC11J1KC1Q0Q1Q2思考：如何用上升沿D觸發(fā)器、下降沿JK觸發(fā)器分別構(gòu)成四位二進(jìn)制減法計數(shù)器？減法:低位F觸發(fā)高位F：C1DCPC1DC1DC1DQ0Q1Q2Q0Q1Q2Q3Q3異步計數(shù)器從計數(shù)脈沖進(jìn)入到最后一個觸發(fā)器翻轉(zhuǎn)，需ntpd時間。計數(shù)器位數(shù)越多，累計的翻轉(zhuǎn)時間越長。為了提高計數(shù)器的工作速度，采用同步計數(shù)器。(2)二進(jìn)制同步加計數(shù)器4位二進(jìn)制計數(shù)器狀態(tài)表0000016111111500111140101113000111201101110010110010019000018011107001106010105000104011003001002010001000000Q0Q1Q2Q3進(jìn)位輸出電路狀態(tài)計數(shù)順序Q0在每個CP都翻轉(zhuǎn)一次FF0可采用T=1的T觸發(fā)器FF1可采用T=Q0的T觸發(fā)器Q3僅在Q0=Q1=Q2=1后的下一個CP到來時翻轉(zhuǎn)FF2可采用T=Q0Q1的T觸發(fā)器Q2僅在Q0=Q1=1后的下一個CP到來時翻轉(zhuǎn)FF3可采用T=Q0Q1Q2的T觸發(fā)器下一個CP到來時Q1翻轉(zhuǎn)4位二進(jìn)制同步加計數(shù)器邏輯圖CE=0保持不變CE=1計數(shù)4位二進(jìn)制同步加計數(shù)器時序圖

典型集成計數(shù)器74LVC1612選1數(shù)據(jù)選擇器74

161同步四位二進(jìn)制加法計數(shù)器管腳示意圖：CET、CEP:計數(shù)使能端CP:有效CR:異步清零端PE:同步并行置數(shù)使能端、控制端D0-D3

：預(yù)置數(shù)據(jù)輸入端TC:進(jìn)位輸出端，用于級連（TC=CET·Q3·Q2·Q1·Q0）CPCETCEP

>CPCRD0D1D2D3PEQ0Q1Q2Q31174

161××××TC74

161邏輯功能表輸入輸出清零預(yù)置使能時鐘預(yù)置數(shù)據(jù)輸入計數(shù)進(jìn)位CEPCETCPD3D2D1D0Q3Q2Q1Q0TCL××××××××LLLLLHL××↑D3*D2*D1*D0*D3D2D1D0#HHL××××××保持#HH×L×××××保持LHHHH↑××××計數(shù)##號表示只有在CET=1且Q3Q2Q1Q0=1111時輸出為高電平時序圖例6.5.1試用74LVC161構(gòu)成模216的同步二進(jìn)制計數(shù)器。1112、非二進(jìn)制計數(shù)器非二進(jìn)制計數(shù)器中，最常用的是十進(jìn)制計數(shù)器，其他進(jìn)制的計數(shù)器稱為任意進(jìn)制計數(shù)器。①下面研究同步非二進(jìn)制計數(shù)器的設(shè)計——依照一般時序電路的設(shè)計步驟已知：計的邏輯功能要求。待求：邏輯電路方法、步驟：ⅱ)列狀態(tài)圖、狀態(tài)表ⅲ）由狀態(tài)表得激勵表由激勵表，通過卡諾圖化簡ⅳ)畫邏輯圖ⅴ)檢驗(yàn)?zāi)芊褡詥樱ㄓ袩o關(guān)項(xiàng)時）M:狀態(tài)數(shù)（模），n:F的個數(shù)，應(yīng)使

F的驅(qū)動方程ⅰ）確定F的類型、個數(shù)2）狀態(tài)圖00001001010000110010000110000111011001011）F個數(shù)

n=4，選用DF3）直接填觸發(fā)器各激勵量卡諾圖,得激勵方程組。小方塊位置表示變量組合（現(xiàn)態(tài)）決定，小方塊中添1、添0取決于從現(xiàn)態(tài)到次態(tài)的轉(zhuǎn)換

以及實(shí)現(xiàn)轉(zhuǎn)換的激勵條件。例7.1.1用DF設(shè)計一個8421碼同步十進(jìn)制加法計數(shù)器解：現(xiàn)態(tài)次態(tài)驅(qū)動信號Q3nQ2nQ1nQ0nQ3n+1Q2n+1Q1n+1Q0n+1D3D2D1D00000000100010001001000100010001100110011010001000100010101010101011001100110011101110111100010001000100110011001000000001010

1011

1100

1101

1110

1111

D3Q3Q2Q1Q00100111000011110D2Q3Q2Q1Q00100111000011110D1Q3Q2Q1Q00100111000011110D0Q3Q2Q1Q001001110000111100001D3=Q3Q0+Q2Q1Q0D2=Q2Q1+Q2Q0+Q2Q1Q0D1=Q1Q0+Q3Q1Q0D0=

Q0000100000011000011110000011100001111××××××××××××××××××××××××4)畫邏輯電路圖5)

檢驗(yàn)自啟動能力。略實(shí)驗(yàn)：JK觸發(fā)器74112實(shí)現(xiàn)六進(jìn)制減法計數(shù)器JK觸發(fā)器狀態(tài)轉(zhuǎn)換圖10X11XX00XQJK100000001010011101實(shí)驗(yàn)：JK觸發(fā)器74112實(shí)現(xiàn)六進(jìn)制減法計數(shù)器JK觸發(fā)器狀態(tài)轉(zhuǎn)換圖10X11XX00XQJK000××××Q2Q1Q0J20100011110×××10××Q2Q1Q0K201000111100××10××Q2Q1Q0J10100011110××11×××Q2Q1Q0J0010001111011××1××Q2Q1Q0K00100011110×01××××Q2Q1Q0K101000111101000000010100111011×0××1②異步二-十進(jìn)制計數(shù)器FF0二進(jìn)制計數(shù)器CP0輸入，Q0輸出FF1——FF3異步五進(jìn)制計數(shù)器（P277）CP1輸入，Q3、Q2、Q1輸出?74HC/HCT390邏輯圖將圖中電路分別按以下兩種方式連接：試分析它們的邏輯輸出狀態(tài)。相連；接計數(shù)脈沖信號，將Q0與（1）接計數(shù)脈沖信號，將Q3與相連（2）CP0Q0Q1Q2Q3CP1Q0Q1Q2Q3兩種連接方式的狀態(tài)表計數(shù)順序連接方式1（8421碼）連接方式2（5421碼）Q3Q2Q1Q0Q0Q3Q2Q1000000000100010001200100010300110011401000100501011000601101001701111010810001011910011100

③

用集成計數(shù)器構(gòu)成任意進(jìn)制計數(shù)器如：現(xiàn)有M進(jìn)制計數(shù)器，欲構(gòu)成N進(jìn)制計數(shù)器若M>N

只用一個芯片，應(yīng)用反饋清0法、反饋置數(shù)法例

6.5.3用74LVC161構(gòu)成九進(jìn)制加計數(shù)器。九進(jìn)制：0000→0001→0010→……

→1000越過1001-1111七個狀態(tài)（1）反饋清0法：Q3Q2Q1Q01001只存在一瞬間利用異步清0端CR:1001CR&

＞

CP

CET

CEP

CR

PE

TC

D0

D1

D2

D3

Q0

Q1

Q2

Q3

&

CP

74LVC161

1

1

1

思考：若計數(shù)器為同步清0（74163)，如何用反饋清0法？反饋信號不是從Sn引出，而是從Sn-1引出ETEP>CPRDABCDRCOLDQAQBQCQD11CP74163××××1反饋清0法1

(2)反饋置數(shù)法74

161為同步置數(shù)，構(gòu)成九進(jìn)制計數(shù)器時，令D3-D0=0000,將Q3Q2Q1Q0=1000

作為反饋信號經(jīng)譯碼送PE

＞

CP

CET

CEP

CR

PE

TC

D0

D1

D2

D3

Q0

Q1

Q2

Q3

1

CP

74LVC161

1

1

1

若為異步置數(shù)，則應(yīng)將Sn(即1001）作為反饋置數(shù)信號>CPU>CPDQAQBQCQD74LS193ABCDLDRDCP&0反饋置數(shù)法的另一種電路計數(shù)狀態(tài)：0111-1111九進(jìn)制加法計數(shù)器利用TC進(jìn)位輸出端反饋回PE越過0000-1111前面的幾組狀態(tài)適合同步置數(shù)的集成電路

＞

CP

CET

CEP

CR

PE

TC

D0

D1

D2

D3

Q0

Q1

Q2

Q3

1

CP

74LVC161

1

1

1

1

1

1

若M<N,用多片計數(shù)器級連實(shí)現(xiàn)片與片級連分為

并行進(jìn)位：低位片進(jìn)位信號→高位片使能端

串行進(jìn)位：低位片進(jìn)位信號→高位片CP端CP①并行進(jìn)位方式：低位進(jìn)位信號→高位的使能端（五版補(bǔ)充）四版例7.1.3

用74

161實(shí)現(xiàn)256進(jìn)制計CP連在一起→同步計數(shù)器CETCEP>CPCRD0D1D2D3TCPEQ0Q1Q2Q31174

161××××11CETCEP>CPCRD0D1D2D3TCPEQ0Q1Q2Q374

161××××11②串行進(jìn)位方式:低位片的進(jìn)位信號→高位片的CP為異步計數(shù)器CP11CETCEP>CPCRTCPEQ0Q1Q2Q31174

161××××11D0D1D2D3CETCEP>CPCRTCPEQ0Q1Q2Q31174

161××××11D0D1D2D3例：用兩片74

161實(shí)現(xiàn)72進(jìn)制計數(shù)器72=9×810000~10009進(jìn)制1000~11118進(jìn)制方法一異步計數(shù)器&CETCEP>CPCRTCPEQ0Q1Q2Q31174

161××××1D0D1D2D3CETCEP>CPCRTCPEQ0Q1Q2Q37416111100011D0D1D2D3方法二整體反饋清0法實(shí)現(xiàn)72進(jìn)制加法計數(shù)器計數(shù)狀態(tài)：00000000~01001000（不含）同步計數(shù)器&CRCETCEPCPTCPE1Q0Q1Q2Q3×174

161(1)×××D0D1D2D3CPCRCETCEPCPTCPEQ0Q1Q2Q3×74

161(1)×××D0D1D2D31方法三整體反饋置數(shù)法實(shí)現(xiàn)72進(jìn)制加法計數(shù)器000111011計數(shù)狀態(tài)：10111000~11111111同步計數(shù)器CP111CR

CETCEPCPPEQ0Q1Q2Q374

161(1)D0D1D2D3TCCR

CETCEPCPPEQ0Q1Q2Q374

161(1)D0D1D2D3TC整體反饋清0法

構(gòu)成24進(jìn)制計數(shù)器例6.5.4：用74HCT390（二-五-十進(jìn)制）實(shí)現(xiàn)24進(jìn)制計數(shù)器>CP1

>CP0Q074HCT390Q1Q2Q3

CR>CP1

>CP0Q074HCT390Q1Q2Q3

CRC0C1

>CPB

>CPAR9(1)QAQBQCQD74LS290R9(2)R0(1)R0(2)>CPB>CPAR9(1)QAQBQCQD74LS290R9(2)R0(1)R0(2)74481LTBI/RBORBIABCDabcdefg74481LTBI/RBORBIABCDabcdefgabcdefgBS201abcdefgBS201圖7.1.20數(shù)字電子鐘的時計數(shù)、譯碼、顯示電路置初態(tài)Q3Q2Q1Q0=0001，

①基本環(huán)形計數(shù)器狀態(tài)圖3.環(huán)形計數(shù)器第一個CP:Q3Q2Q1Q0=0010，

第二個CP:Q3Q2Q1Q0=0100，

第三個CP:Q3Q2Q1Q0=1000，

第四個CP:Q3Q2Q1Q0=0001，

第五個CP:Q3Q2Q1Q0=0010，

狀態(tài)圖1234CPQ0Q1Q2Q3無需譯碼電路a、電路②扭環(huán)形計數(shù)器b、狀態(tài)表狀態(tài)編號Q4Q3Q2Q1Q0000000100001200011300111401111511111611110711100811000910000c、狀態(tài)圖置初態(tài)Q4Q3Q2Q1Q0=00000，

狀態(tài)編號Q4Q3Q2Q1Q0000000100001200011300111401111511111611110711100811000910000譯碼電路簡單分析電路是幾進(jìn)制計數(shù)器M=10

6.5.11(7.1.9)

＞

CP

CET

CEP

CR

PE

TC

D0

D1

D2

D3

Q0

Q1

Q2

Q3

&

CP

74HCT161

1

1

分析電路是幾進(jìn)制計數(shù)器同步清零M=116.5.12(7.1.10)

＞

CP

CET

CEP

CR

PE

TC

D0

D1

D2

D3

Q0

Q1

Q2

Q3

&

CP

74HCT163

1

1

有效狀態(tài)0000~1010，11進(jìn)制6.5.13(7.1.11)

＞

CP

CET

CEP

CR

PE

TC

D0

D1

D2

D3

Q0

Q1

Q2

Q3

&

CP

74HCT161

1

16.5.14(7.1.12)有效狀態(tài)0101~1111，11進(jìn)制

＞

CP

CET

CEP

CR

PE

TC

D0

D1

D2

D3

Q0

Q1

Q2

Q3

1

CP

74HCT161

1

11116×16×161CR

D0D1D2D3CETCPTCPEQ0Q1Q2Q300001174HCT161(0)CEPCR

D0D1D2D3CETCPTCPEQ0Q1Q2Q30000174HCT161(1)CEPCR

D0D1D2D3CETCPTCPEQ0Q1Q2Q30000174HCT161(2)CEP116.5.16(7.1.15)并行進(jìn)位方式6.5.17(7.1.16)為174進(jìn)制計數(shù)器并行進(jìn)位方式構(gòu)成256進(jìn)制計數(shù)器整體反饋清0法當(dāng)計到（10101110)B=(174)D時，CR=0，異步清0。CP&CR

D0D1D2D3CETCPTCPEQ0Q1Q2Q30000174HCT161(0)CEPCR

D0D