第4章存?儲?器?系?統(tǒng)

4.1存儲器概述4.2半導(dǎo)體存儲器4.3高速緩沖存儲器4.4虛擬存儲器關(guān)聯(lián)

習(xí)題

4.1存?儲?器?概?述4.1.1存儲器分類隨著計算機(jī)的發(fā)展，存儲器進(jìn)步較快，種類繁多，其分類方法也有多種。

1．按存儲器在系統(tǒng)中的作用進(jìn)行分類

1)主存儲器主存儲器用來存放當(dāng)前運(yùn)行的程序和數(shù)據(jù)，是可以被CPU直接訪問的半導(dǎo)體存儲器。它位于主機(jī)內(nèi)部，又稱內(nèi)存儲器，簡稱內(nèi)存或主存。

2)輔助存儲器輔助存儲器是為解決主存容量不足而設(shè)置的存儲器，用來存放CPU暫不執(zhí)行的程序和數(shù)據(jù)，它可以是硬盤、U盤、光盤等，其特點(diǎn)是存儲容量大。輔助存儲器又稱外存儲器，簡稱外存或輔存。輔存是不能被CPU直接訪問的，當(dāng)需要運(yùn)行存放在輔存中的程序時，必須將輔存中的程序調(diào)入內(nèi)存，然后再由CPU去執(zhí)行。近年來，大容量半導(dǎo)體存儲器如FLASH存儲器的價格迅速下降，用閃存制成的“優(yōu)盤”成為了一種很受歡迎的外存。

3)高速緩沖存儲器高速緩沖存儲器是介于CPU與主存之間，用來解決CPU與主存之間的速度匹配問題而設(shè)置的高速小容量的存儲器，簡稱Cache。它可位于CPU內(nèi)部，稱內(nèi)部Cache，也可位于CPU之外，稱為外部Cache。

2．按存取方式進(jìn)行分類

1)隨機(jī)存儲器隨機(jī)存儲器簡稱RAM(RandomAccessMemory)，是指存儲單元既能被CPU讀，又能被CPU寫，CPU對存儲單元的讀、寫都是隨機(jī)的，且讀、寫時間與存儲單元的物理位置無關(guān)。一般主存主要由RAM組成。

2)只讀存儲器只讀存儲器簡稱ROM(ReadOnlyMemory)，是指存儲單元只能被CPU隨機(jī)地進(jìn)行讀，而不能進(jìn)行寫。只讀存儲器可以作為主存的一部分，用來存放不變的程序和數(shù)據(jù)，例如計算機(jī)的加電診斷程序、系統(tǒng)引導(dǎo)程序等。

3)順序存儲器順序存儲器(SequentialAccessMemory，SAM)是指存儲器的內(nèi)部信息排列有序，CPU對存儲器的讀或?qū)懯前错樞蜻M(jìn)行的，并且CPU對存儲器讀或?qū)懙臅r間與信息在存儲器中的物理位置有關(guān)。

3．按存儲介質(zhì)進(jìn)行分類

1)半導(dǎo)體存儲器半導(dǎo)體存儲器是一種利用半導(dǎo)體器件來存儲二進(jìn)制信息的存儲器。計算機(jī)的內(nèi)存一般是由半導(dǎo)體存儲器組成的。根據(jù)半導(dǎo)體存儲器的制造工藝不同，可以將半導(dǎo)體存儲器分為雙極型和MOS型。

2)磁表面存儲器磁表面存儲器是利用涂在基體表面上的一層磁性材料來存儲二進(jìn)制信息的存儲器，例如磁盤等。

3)光存儲器光存儲器是采用光學(xué)原理制成的存儲器，它是通過能量高度集中的激光束照在基體表面而引起的物理或化學(xué)的變化來記憶二進(jìn)制信息的。

4.1.2存儲器系統(tǒng)結(jié)構(gòu)不管計算機(jī)的主存容量有多大，總是無法滿足人們的期望。為了解決存儲器的容量大、速度快、價格低三方面的矛盾，計算機(jī)往往采用多級存儲體系結(jié)構(gòu)，如圖4-1所示。最上層(即第一層)是CPU的內(nèi)部寄存器，數(shù)量是有限的，其訪問時間是幾納秒；第二層是Cache，存儲容量在32?KB至幾十兆字節(jié)，其訪問時間是十幾納秒；第三層是主存，存儲容量幾十兆字節(jié)至幾吉字節(jié)，其訪問時間是幾十納秒；第四層是輔存，存儲容量在幾吉字節(jié)至幾十吉字節(jié)，其訪問時間是10?ms以上，如果是光盤，其驅(qū)動時間加上訪問時間就需要用秒來衡量了。圖4-1多級存儲體系結(jié)構(gòu)4.1.3主存儲器的技術(shù)指標(biāo)主存儲器一般是半導(dǎo)體存儲器，主存儲器的技術(shù)指標(biāo)也是指半導(dǎo)體存儲器的技術(shù)指標(biāo)。半導(dǎo)體存儲器的組成結(jié)構(gòu)如圖4-2所示。存儲體是存儲二進(jìn)制信息的主體，由很多存儲單元組成。為了區(qū)別不同的存儲單元，就需要對存儲體中的每一個存儲單元進(jìn)行統(tǒng)一編號，這個編號我們稱之為存儲單元的地址。于是，存儲單元與其地址之間建立了一一對應(yīng)的關(guān)系，一旦給出一個單元的地址就能唯一確定一個存儲單元。存儲單元所存儲的二進(jìn)制信息稱之為存儲單元的內(nèi)容，由此可見，存儲單元的地址與存儲單元的內(nèi)容是兩個不同的概念，但兩者又存在一定的關(guān)系，即存儲單元的內(nèi)容可以用存儲單元的地址來表示。圖4-2半導(dǎo)體存儲器的組成結(jié)構(gòu)

1．存儲容量存儲容量是存儲器的主要性能指標(biāo)，存儲容量越大，所能存儲的信息量就越多。存儲容量的大小常用B、KB、MB、GB和TB為單位表示。其中，1?KB=210B=1024B；1?MB=1024?KB=220B；1?GB=1024?MB=230B；1?TB=1024?GB=240B。

2．存取時間存取時間是指從啟動一次存儲器操作到完成該操作所經(jīng)歷的時間。例如，讀出時間是指從CPU向存儲器發(fā)出有效地址和讀命令開始，直到將被選單元的內(nèi)容讀出為止所用的時間。顯然，存取時間越小，存取速度越快。

3．存儲周期連續(xù)啟動兩次獨(dú)立的存儲器操作(如連續(xù)兩次讀操作)所需要的最短間隔時間稱為存儲周期。它是衡量主存儲器工作速度的重要指標(biāo)。一般情況下，存儲周期略大于存取時間。

4．存儲器帶寬存儲器帶寬是指在單位時間內(nèi)從存儲器中所存取的信息量，是衡量數(shù)據(jù)傳輸速率的重要技術(shù)指標(biāo)，通常以位/秒或字節(jié)/秒作度量單位。

5．可靠性可靠性一般指存儲器對外界電磁場及溫度等變化的抗干擾能力。存儲器的可靠性用平均故障間隔時間(MeanTimeBetweenFailures，MTBF)來衡量。MTBF可以理解為兩次故障之間的平均時間間隔，MTBF越長，可靠性越高，存儲器正常工作能力越強(qiáng)。

6．性能/價格比性能/價格比(簡稱性價比)是衡量存儲器經(jīng)濟(jì)性能好壞的綜合指標(biāo)，它關(guān)系到存儲器的實(shí)用價值。性能包括前述的各項指標(biāo)，其中存取時間、存儲周期、存儲器帶寬都反映了主存速度的指標(biāo)，而價格是指存儲單元本身和外圍電路的總價格。4.2半導(dǎo)體存儲器4.2.1半導(dǎo)體存儲器分類半導(dǎo)體存儲器是目前被廣泛應(yīng)用于主存的一種存儲器，按其讀寫性能可分為隨機(jī)讀寫存儲器(RAM)和只讀存儲器(ROM)兩大類，如圖4-3所示。圖4-3半導(dǎo)體存儲器分類

1．RAM

RAM是可讀、可寫的存儲器，又稱為讀/寫存儲器，其特點(diǎn)是：系統(tǒng)斷電后會自動丟失其中存儲的信息。根據(jù)制造工藝，RAM可分為雙極型和MOS型兩種，其中MOS型RAM按信息存放方式不同，可分為靜態(tài)RAM(StaticRAM，SRAM)和動態(tài)RAM(DynamicRAM，DRAM)。

2．ROM只讀存儲器ROM是非易失性存儲器，其特點(diǎn)是：系統(tǒng)斷電后其中所存儲的信息不會丟失。只讀存儲器種類繁多，在此僅對以下幾種作一簡單介紹。

1)?PROM

PROM(ProgrammableROM)稱為可編程ROM，是由用戶把要寫入的信息“燒”入PROM中。對PROM的“燒”入操作，需要一個ROM編程器的特殊設(shè)備。

2)?EPROM

EPROM(ErasablePROM)稱為紫外線擦除PROM，用紫外光照射EPROM，可實(shí)現(xiàn)對EPROM中信息的擦除，所有EPROM芯片都有一個窗口用于接收照射它的紫外線。

3)?E2PROM

E2PROM(ElectricallyEPROM)稱為電擦除PROM。與EPROM相比，它存在很多優(yōu)勢：其一，它是采用電擦除，可以實(shí)現(xiàn)瞬間擦除，而EPROM需要20分鐘左右的擦除時間；其二，用戶可以對E2PROM進(jìn)行有選擇的擦除，而EPROM是對整個芯片所有內(nèi)容進(jìn)行擦除；其三，用戶可以直接在電路板上對E2PROM進(jìn)行擦除和編程，而不需要額外的設(shè)備。

4)?FE2PROM

FE2PROM(FlashEEPROM)稱為閃爍可編程可擦除ROM，簡稱閃存，也是半導(dǎo)體存儲器，它既吸收了EPROM結(jié)構(gòu)簡單、編程可靠的優(yōu)點(diǎn)，又保留了E2PROM用隧道效應(yīng)擦除快捷的特性，而且集成度可以做得很高。4.2.2存儲元電路存儲元電路是指存儲一位二進(jìn)制信息“1”或“0”的電路，又稱存儲細(xì)胞或基本單元電路。結(jié)合半導(dǎo)體存儲器的分類，下面分別介紹幾種存儲元電路。

1．六管靜態(tài)存儲元六管靜態(tài)存儲元是由六只NMOS管(T1～T6)組成，如圖4-4所示。其中T1與T2構(gòu)成一個反相器，T3與T4構(gòu)成另一個反相器，兩個反相器的輸入與輸出交叉連接構(gòu)成雙穩(wěn)態(tài)觸發(fā)器，利用穩(wěn)態(tài)來存儲一位二進(jìn)制信息“1”或“0”。當(dāng)T1導(dǎo)通、T3截止時為0狀態(tài)；當(dāng)T3導(dǎo)通、T1截止時為1狀態(tài)。在不掉電的情況下，存儲元所存儲的一位二進(jìn)制信息是不會改變的。T5、T6是門控管(行選通管)，由Xi線控制其導(dǎo)通或截止。當(dāng)Xi=1時，T5、T6導(dǎo)通；當(dāng)Xi=0時，T5、T6截止。T7、T8也是門控管(列選通管)，其導(dǎo)通與截止受Yi線控制。當(dāng)Yj=1時，T7、T8導(dǎo)通；當(dāng)Yj=0時，T7、T8截止。T7、T8是用來控制位線與數(shù)據(jù)線之間連接狀態(tài)的，并不是每個存儲元都需要這兩只管子，所以稱為六管NMOS靜態(tài)存儲元。圖4-4六管靜態(tài)存儲元只有當(dāng)存儲元所在的行、列對應(yīng)的Xi、Yj線均為1時，該存儲元才與數(shù)據(jù)線接通，才能對它進(jìn)行讀或?qū)懀@種狀態(tài)稱為選中狀態(tài)。

2．單管動態(tài)存儲元單管動態(tài)存儲元只由一個電容和一個MOS管組成，如圖4-5所示。一位二進(jìn)制信息存儲依靠的是MOS管柵極與源極之間的極間電容。若極間電容有電荷，表示所儲存的信息為“1”；否則，表示所儲存的信息為“0”。在保持狀態(tài)下，行選擇信號線為低電平，V管截止，電容C不存在充放電回路(當(dāng)然還有一定的泄漏)，其上的電荷狀態(tài)將保持不變(有電荷表示存“1”，無電荷表示存“0”)。圖4-5單管動態(tài)存儲元

1)讀操作在對存儲元進(jìn)行讀操作時，行選擇線為高電平，使V管導(dǎo)通，于是刷新放大器讀取對應(yīng)電容C上的電壓值，只有當(dāng)列選擇信號有效時，存儲元才可以輸出信息。刷新放大器的靈敏度很高，放大倍數(shù)很大，并且能將讀取電容上的電壓值轉(zhuǎn)換為邏輯“0”或者邏輯“1”。因此在讀出的過程中，存儲元中的電容將會受到影響，為了在讀出信息之后存儲元仍能保持原有的信息，刷新放大器在讀取電容上的電壓值之后又立即進(jìn)行重寫，使每次讀出后電容C上的電荷保持不變，這就是所謂的“再生”或“刷新”。

2)寫操作在對存儲元進(jìn)行寫操作時，行選擇線為高電平，使V管導(dǎo)通，如果列選擇信號也為高電平，則存儲元被選中，于是由數(shù)據(jù)輸入/輸出線送來的信息通過刷新放大器和T管送到電容C。

3)刷新由于晶體管V存在漏電流，平時電容C上的電荷將逐漸泄漏掉，不能長期保存，將使存入的信息消失。為此，需要周期性地對電容進(jìn)行充電，以補(bǔ)充泄漏的電荷，通常把這種補(bǔ)充電荷的過程叫做刷新或再生。隨著器件工作溫度的增高，放電速度會變快。刷新時間間隔一般要求在1～100ms。工作溫度為70℃時，典型的刷新時間間隔為2ms，因此，2ms內(nèi)必須對存儲的信息刷新一遍。

3．只讀存儲器存儲元

1)?EPROM存儲元初期的EPROM存儲元是浮柵雪崩注入MOS，記為FAMOS。它的集成度低，用戶使用不方便，速度慢，因此很快被性能和結(jié)構(gòu)更好的疊柵注入MOS(SIMOS)取代。

SIMOS管結(jié)構(gòu)如圖4-6(a)所示。它屬于NMOS，與普通NMOS不同的是：它有兩個柵極，一個是控制柵CG，另一個是浮柵FG。FG在CG的下面，被SiO2所包圍，與四周絕緣。單個SIMOS管構(gòu)成一個EPROM存儲元，如圖4-6(b)所示。圖4-6SIMOS型EPROM與CG連接的線W稱為字線，讀出和編程時作選址用。漏極與位線D相連接，讀出或編程時輸出、輸入信息。源極接VSS(接地)。當(dāng)FG上沒有電子駐留時，CG開啟電壓為正常值VCC，若W線上加高電平，源、漏間也加高電平，SIMOS形成溝道并導(dǎo)通，稱此狀態(tài)為“1”；當(dāng)FG上有電子駐留，CG開啟電壓升高并超過VCC，這時若W線加高電平，源、漏極間仍加高電平，SIMOS不導(dǎo)通，稱此狀態(tài)為“0”。人們就是利用SIMOS管FG上有無電子駐留來存儲二進(jìn)制信息“1”或“0”。因FG上電子被絕緣材料包圍，如果不獲得足夠能量就很難跑掉，所以可以長期保存信息，即使斷電也不丟失。

SIMOSEPROM芯片出廠時FG上是沒有電子的，即都是“1”信息。對它編程就是在CG和漏極都加高電壓，向某些元件的FG注入一定數(shù)量的電子，把它們寫為“0”。EPROM封裝方法與一般集成電路不同，需要有一個能通過紫外線的石英窗口，擦除時將芯片放入擦除器的小盒中，用紫外燈照射約20分鐘。若讀出各單元內(nèi)容均為FFH，說明原信息已被全部擦除，恢復(fù)到出廠狀態(tài)。寫好信息的EPROM為了防止光線長期照射而引起的信息破壞，常用遮光膠紙貼于石英窗口上。EPROM的擦除是對整個芯片進(jìn)行的，不能只擦除個別單元或個別位，擦除時間較長，且擦和寫均需離線操作，使用起來不方便，因此，能夠在線擦寫的E2PROM芯片近年來得到了廣泛應(yīng)用。

2)?FE2PROM存儲元閃存是新一代電信號擦除的可編程ROM，它既吸收了EPROM結(jié)構(gòu)簡單、編程可靠的優(yōu)點(diǎn)，又保留了E2PROM用隧道效應(yīng)擦除快捷的特性，而且集成度可以做得很高。圖4-7(a)是閃存采用的疊柵MOS管示意圖。其結(jié)構(gòu)與EPROM中的SIMOS管相似，兩者區(qū)別在于浮柵與襯底間氧化層的厚度不同。在EPROM中氧化層的厚度一般為30～40?nm，在閃存中僅為10～14?nm，而且浮柵和源區(qū)重疊的部分是源區(qū)的橫向擴(kuò)散形成的，面積極小,因而浮柵與源區(qū)之間的電容很小。當(dāng)Gc和S之間加電壓時，大部分電壓將降在浮柵與源區(qū)之間的電容上，閃存的存儲元就是用這樣一只單管組成的，如圖4-7(b)所示。圖4-7快閃存儲器閃存存儲元的寫入方法和EPROM相同，即利用雪崩注入的方法使浮柵充電。在讀出狀態(tài)下，字線加上+5?V。若浮柵上沒有電荷，則疊柵MOS管導(dǎo)通，位線輸出低電平；如果浮柵上充有電荷，則疊柵管截止，位線輸出高電平。擦除方法是利用隧道效應(yīng)進(jìn)行的，類似于E2PROM的寫0操作。在擦除狀態(tài)下，控制柵處等于0電平，同時在源極加入幅度為12?V左右、寬度為100?ms的正脈沖，在浮柵和源區(qū)間極小的重疊部分產(chǎn)生隧道效應(yīng)，使浮柵上的電荷經(jīng)隧道釋放，但由于片內(nèi)所有疊柵MOS管的源極連在一起，所以擦除時是將全部存儲單元同時擦除，這是不同于E2PROM的一個特點(diǎn)。4.2.3存儲器芯片

1．半導(dǎo)體存儲器芯片的組成與結(jié)構(gòu)每一個存儲器芯片都具有一定的存儲容量，通常表示為N×m(bit)，其中N是存儲器芯片的字?jǐn)?shù)，一般為2的n次冪(N=2n)，m是存儲器芯片的位數(shù)，一般為1、4、8等。由此可見，一個存儲器芯片內(nèi)部包含N×m個存儲元電路，將N×m個存儲元電路排列成矩陣，即構(gòu)成存儲矩陣，也稱之為存儲體。存儲體是存儲器芯片的核心，它與外圍電路(地址譯碼電路、讀/寫控制電路、輸入/輸出控制電路等)集成在一塊硅片上，稱為存儲器組件。存儲器組件經(jīng)過各種形式的封裝，引出地址線、數(shù)據(jù)線、控制線和電源與地線等，即制成了半導(dǎo)體存儲器芯片。半導(dǎo)體存儲器芯片基本結(jié)構(gòu)如圖4-8所示。半導(dǎo)體存儲器芯片根據(jù)位數(shù)m的不同，可以將存儲器芯片分為字片式結(jié)構(gòu)(m≠1)和位片式結(jié)構(gòu)(m=1)。圖4-8半導(dǎo)體存儲器芯片基本結(jié)構(gòu)

1)字片式結(jié)構(gòu)半導(dǎo)體存儲器芯片圖4-9所示是16×8位的字片式結(jié)構(gòu)半導(dǎo)體存儲器芯片結(jié)構(gòu)圖。圖中每一個小方塊表示一個存儲元電路，存儲矩陣的每一行由8個存儲元電路組成一個存儲單元，存放一個8位的存儲字。一行中所有存儲元電路的字線連在一起，與地址譯碼器的某一個輸出端相連；所有存儲單元相同的位組成一列，一列中所有存儲元電路的兩條位線分別連在一起，并使用同一個讀寫放大電路，讀寫放大電路與雙向數(shù)據(jù)線相連。若存儲器芯片接到的地址信息為A3A2A1A0=1111時，A3A2A1A0經(jīng)地址譯碼器譯碼后字線15有效，即選中15號字線相應(yīng)的存儲單元，從而實(shí)現(xiàn)對該單元中所有的存儲元電路同時進(jìn)行讀/寫。這種對地址僅進(jìn)行一個方向上的譯碼方式稱為單譯碼方式或一維譯碼方式。由于字片式結(jié)構(gòu)半導(dǎo)體存儲器芯片采用單譯碼方式，芯片內(nèi)有多少個存儲單元就需要多少個譯碼驅(qū)動電路，所需譯碼驅(qū)動電路較多，電路復(fù)雜，因此大多數(shù)存儲器芯片都采用雙譯碼方式，即位片式結(jié)構(gòu)。圖4-9字片式結(jié)構(gòu)存儲器芯片

2)位片式半導(dǎo)體存儲器芯片圖4-10所示是1?K×1位的位片式結(jié)構(gòu)半導(dǎo)體存儲器芯片結(jié)構(gòu)圖。采用多字1位結(jié)構(gòu)，即1024個字排列成32×32的矩陣，中間的每一個小方塊代表一個存儲元電路。圖4-10位片式結(jié)構(gòu)存儲器芯片為了方便存取，可以給它們編號，32行的編號為X0、X1、…、X31，32列的編號為Y0、Y1、…、Y31。這樣每一個存儲元電路便組成一個存儲單元，都有一個唯一的固定編號(Xi行、Yj列)，這個編號稱為存儲單元的地址。地址譯碼器是將地址信息轉(zhuǎn)換成有效的行選信號(Xi)和列選信號(Yj)，從而選中某一存儲單元。對于圖4-10所示的雙譯碼方式的存儲器芯片，行地址譯碼器采用5∶32譯碼器，即5條地址線A0、A1、…、A4作為譯碼器的輸入，譯碼器的輸出為X0、X1、…、X31；列地址譯碼器也采用5∶32譯碼器，地址線A5、A6、…、A9作為譯碼器的輸入，譯碼器輸出為Y0、Y1、…、Y31，這樣共有10條地址線用來尋址1K字(210?B=1K)。例如，輸入地址為A9A8A7A6A5A4A3A2A1A0=0000000001，則行選信號X1=1和列選信號Y0=1，所以選中第X1行、第Y0列存儲單元中的1個存儲元電路，從而實(shí)現(xiàn)對該單元中的這個存儲元電路的讀/寫。

2．半導(dǎo)體存儲器芯片工作原理

1)半導(dǎo)體存儲器芯片內(nèi)部控制電路

(1)讀/寫控制。對于被選中的存儲單元，究竟是進(jìn)行讀操作還是寫操作，是由讀/寫控制邏輯電路進(jìn)行控制的。如果是讀操作，則被選中存儲單元中的數(shù)據(jù)經(jīng)數(shù)據(jù)線、輸入/輸出線傳送出去；如果是寫操作，則將數(shù)據(jù)經(jīng)過輸入/輸出線、數(shù)據(jù)線存入被選中單元中的各個存儲元電路。

(2)輸入/輸出控制。被選中的存儲單元通過輸入/輸出端進(jìn)行交換數(shù)據(jù)，讀出時它是輸出端，寫入時它是輸入端，即一線二用，由讀/寫控制信號控制。圖4-11給出了一個簡單的輸入/輸出控制電路。當(dāng)選片信號CS=1時，G5、G4輸出為0，三態(tài)門G1、G2、G3均處于高阻狀態(tài)，輸入/輸出(I/O)端與存儲器內(nèi)部完全隔離，存儲器禁止讀/寫操作，即不工作。圖4-11輸入/輸出控制電路當(dāng)選片信號CS=0時，芯片被選通，當(dāng)R/W=1時，G5輸出高電平，G3被打開，于是被選中單元中所存儲的數(shù)據(jù)出現(xiàn)在I/O端，存儲器執(zhí)行讀操作；當(dāng)R/W=0時，G4輸出高電平，G1、G2被打開，此時加在I/O端的數(shù)據(jù)以互補(bǔ)的形式出現(xiàn)在內(nèi)部數(shù)據(jù)線上，并被存入到所選中的存儲單元中，存儲器執(zhí)行寫操作。輸入/輸出端數(shù)據(jù)線的條數(shù)與被選中存儲單元所存儲的位數(shù)相同，例如1024×1位的位片式結(jié)構(gòu)半導(dǎo)體存儲器芯片，一個地址只能選中由1個存儲元電路組成的存儲單元，因此只有1條輸入/輸出線；對于256×4位的半導(dǎo)體存儲器芯片，一個地址只能選中由4個存儲元電路組成的存儲單元，所以有4條輸入/輸出線。但也有半導(dǎo)體存儲器芯片的數(shù)據(jù)輸入線和輸出線是分開的。

(3)片選控制。一個半導(dǎo)體存儲器芯片的存儲容量總是有限的，計算機(jī)的主存往往是由一定數(shù)量的半導(dǎo)體存儲器芯片按某種方式進(jìn)行連接組合而成的。當(dāng)訪問存儲器時，一次只能訪問主存中的某一片(或幾片)半導(dǎo)體存儲器芯片，為了方便實(shí)現(xiàn)對存儲器芯片選擇的控制，半導(dǎo)體存儲器芯片往往設(shè)置有一條或幾條片選信號(CS或CE)線。當(dāng)芯片的片選信號有效時，該芯片被選中；當(dāng)芯片的片選信號無效時，該芯片未被選中。存儲器芯片的片選信號通常是由地址譯碼器的輸出信號與一些控制信號(讀寫命令)來形成。

2)半導(dǎo)體存儲器芯片工作時序

(1)讀操作時序。存儲器讀操作時序如圖4-12所示。具體過程如下：①欲讀出單元的地址送地址總線AB；②待地址穩(wěn)定后形成有效的選片信號CS；③在R/Ｗ線上加高電平，經(jīng)過一段延時后，所選擇單元的內(nèi)容出現(xiàn)在I/O端；④使選片信號CS無效，I/O端呈高阻態(tài)，本次讀出過程結(jié)束。圖4-12存儲器讀操作時序由于地址緩沖器、譯碼器及輸入/輸出電路存在延時，所以在地址信號加到存儲器上之后，必須等待一段時間，數(shù)據(jù)才能穩(wěn)定地傳輸?shù)綌?shù)據(jù)輸出端，這段時間稱為地址存取時間，記為tAA。如果在存儲器芯片的地址輸入端已經(jīng)有穩(wěn)定地址的條件下，加入選片信號，從選片信號有效到數(shù)據(jù)穩(wěn)定輸出，這段時間間隔記為tACS。顯然在進(jìn)行存儲器讀操作時，只有在地址和選片信號加入，且分別等待tAA和tACS后，被讀單元的內(nèi)容才能穩(wěn)定地出現(xiàn)在數(shù)據(jù)輸出端。圖中tRC為讀周期，它表示該芯片連續(xù)進(jìn)行兩次讀操作必需的時間間隔。

(2)寫操作時序。存儲器寫操作時序如圖4-13所示。具體過程如下：①將欲寫入單元的地址送地址總線AB；②在選片信號CS端加上有效電平，選中SRAM芯片；③將待寫入的數(shù)據(jù)加到數(shù)據(jù)輸入端；④在R/W線上加入低電平，進(jìn)入寫工作狀態(tài)；⑤使選片信號無效，數(shù)據(jù)輸入線回到高阻狀態(tài)。圖4-13存儲器寫操作時序當(dāng)?shù)刂犯淖儠r，新地址的穩(wěn)定需要經(jīng)過一段時間，如果在這段時間內(nèi)加入寫控制信號(即R/W變低)，就可能將數(shù)據(jù)錯誤地寫入其他單元。為防止這種情況出現(xiàn)，在寫控制信號有效前，地址必須穩(wěn)定一段時間，這段時間稱為地址建立時間，記為tAS。同時在寫信號失效后，地址信號至少還要維持一段寫恢復(fù)時間(tWR)，為了保證速度最慢的存儲器芯片的寫入，寫信號的有效時間不得小于寫脈沖寬度(tWP)。此外，對于寫入的數(shù)據(jù)，應(yīng)在寫信號的tDW時間內(nèi)保持穩(wěn)定，且在寫信號失效后繼續(xù)保持tDH時間。在時序圖中還給出了寫周期tWC，它反映了連續(xù)進(jìn)行兩次寫操作所需要的最小時間間隔。對大多數(shù)靜態(tài)半導(dǎo)體存儲器來說，讀周期和寫周期是相等的，一般為十幾到幾十納秒。

3．半導(dǎo)體存儲器芯片實(shí)例

1)靜態(tài)存儲器芯片(SRAM)

Intel2114SRAM芯片的容量為1?K×4位，芯片內(nèi)部結(jié)構(gòu)如圖4-14所示。該芯片采用18腳封裝，＋5?V電源，芯片的實(shí)際引腳圖和邏輯符號如圖4-15所示。圖4-14Intel2114內(nèi)部結(jié)構(gòu)圖4-15Intel2114引腳及邏輯符號由于1K×4＝4096，所以Intel2114SRAM芯片有4096個基本存儲電路，將4096個基本存儲電路排成64行、64列的存儲矩陣，每根列選擇線同時連接4位列線，對應(yīng)于并行的4位(位于同一行的4位應(yīng)作為同一單元的內(nèi)容被同時選中)，從而構(gòu)成了64行16列=1K個存儲單元，每個單元存儲4位二進(jìn)制信息。由于有1K個存儲單元(210=1K)，所以Intel2114SRAM芯片應(yīng)有10條地址輸入信號線A0…A9。由于芯片采用雙譯碼方式，6條地址A3…A8作為行地址譯碼輸入，經(jīng)行譯碼后產(chǎn)生64條行選擇線，其余4條A0、A1、A2和A9用于列地址譯碼輸入，經(jīng)過列譯碼產(chǎn)生16條列選擇線。

10條地址線A0…A9送來的地址信號分別送到行、列地址譯碼器，經(jīng)譯碼后選中一個存儲單元(有4個存儲元電路)。當(dāng)片選信號CS=0，WE=0時，數(shù)據(jù)輸入三態(tài)門打開，I/O電路對被選中單元的4個存儲元電路進(jìn)行寫入操作；當(dāng)CS=0，WE=1時，數(shù)據(jù)輸入三態(tài)門關(guān)閉，而數(shù)據(jù)輸出三態(tài)門打開，I/O電路將被選中單元內(nèi)的4個存儲元電路所存儲的4位信息讀出并送數(shù)據(jù)線；當(dāng)CS=1，即CS無效時，不論為何種狀態(tài)，各三態(tài)門均為高阻狀態(tài)，芯片不工作。

2)動態(tài)存儲器芯片(DRAM)

DRAM芯片的結(jié)構(gòu)大體與SRAM芯片相似，是由存儲矩陣和外圍電路構(gòu)成的。不過DRAM芯片集成度高、存儲容量大，導(dǎo)致芯片的地址引腳多，給制造芯片帶來較大的難度。為此，DRAM芯片的地址采用分時復(fù)用技術(shù)，即地址分兩次送的方法，從而將地址線減少一半；另外DRAM芯片還需要刷新電路。

(1)?Intel2164ADRAM芯片。

DRAM芯片Intel2164A芯片的存儲容量為64K×1位，采用單管動態(tài)存儲元電路，每個存儲單元只有一個存儲元電路，即一個存儲單元只能存儲1位數(shù)據(jù)，其內(nèi)部結(jié)構(gòu)如圖4-16所示。Intel2164A芯片的存儲體本應(yīng)構(gòu)成一個256×256的存儲矩陣，為提高工作速度(需減少行列線上的分布電容)，將存儲矩陣分為4個128×128矩陣，每個128128矩陣配有128個讀出放大器，各有一套I/O控制(讀/寫控制)電路。64K字(216=64K)容量本需16條地址線，由于采用分時復(fù)用技術(shù)，芯片的地址線只需8條A7…A0，其引腳如圖4-17所示。在行地址選通信號控制下，先將8位行地址A7…A0送入行地址鎖存器，經(jīng)譯碼后產(chǎn)生圖4-16Intel2164A芯片內(nèi)部結(jié)構(gòu)兩組行選擇線，每組128根。然后在列地址選通信號控制下，將8位列地址A7…A0送入列地址鎖存器，經(jīng)譯碼后產(chǎn)生兩組列選擇線，每組128根。行地址與列地址選擇4個128×128矩陣之一，因此，16位地址是分成兩次送入芯片的，對于某一地址碼，只有一個128×128矩陣和它的I/O控制電路被選中。A7～A0這8根地址線還用于在刷新時提供行地址，因為刷新是一行一行進(jìn)行的。圖4-17Intel2164A引腳與邏輯符號

Intel2164A讀/寫操作由WE信號來控制。讀操作時，WE為高電平，選中單元的內(nèi)容經(jīng)三態(tài)輸出緩沖器從DOUT引腳輸出；寫操作時，WE為低電平，DIN引腳上的信息經(jīng)數(shù)據(jù)輸入緩沖器寫入選中單元。Intel2164A沒有片選信號，實(shí)際上用行地址和列地址選通信號RAS和CAS作為片選信號，可見，片選信號已分解為行選信號與列選信號兩部分。

(2)動態(tài)存儲器刷新方式。動態(tài)存儲器的刷新方式有集中式、分散式和異步式三種，如圖4-18所示。圖4-18動態(tài)存儲器刷新時間分配圖①集中式刷新。所謂集中式刷新，是指在允許的最大刷新周期內(nèi)，根據(jù)存儲容量的大小和存取周期的長短，集中安排一段刷新時間，在刷新時間內(nèi)停止讀寫操作。例如，某一動態(tài)RAM由128×128存儲矩陣組成，存取周期為0.5?μs，連續(xù)刷新128行，共需128個讀周期，即一次刷新的總時間為64?μs。若刷新周期為2?ms，那么，2?ms內(nèi)有4000個讀寫操作。在這4000個讀寫操作內(nèi)，前面3872個周期用來進(jìn)行讀寫或維持信息，后面128個周期用來刷新。集中式刷新時間分配圖如圖4-18(a)所示，可以看出，在讀寫操作時，不進(jìn)行刷新操作，因此讀寫操作不受刷新操作影響，讀寫速度較高。但在刷新時，必須停止讀寫操作。這段不能進(jìn)行讀寫操作的時間稱為“死區(qū)”。在本例中，這段“死區(qū)”占4000個周期中的128個，故死時間率為3.2%。“死區(qū)”隨存儲矩陣行數(shù)的增加而增加，對于256×256存儲矩陣來說，死時間率增加一倍。為了減少“死區(qū)”的時間，對于大容量的動態(tài)RAM芯片，可以采用在一個刷新周期內(nèi)同時刷新多行的方法，以減少刷新周期數(shù)。②分散式刷新。分散式刷新是指把每行存儲單元的刷新分散到每個讀寫周期內(nèi)進(jìn)行，即把系統(tǒng)對存儲器的訪問周期分為兩段，前一段用來讀寫數(shù)據(jù)或使存儲器處于保持狀態(tài)，后一段用來對存儲矩陣的一行進(jìn)行刷新。分散式刷新時間分配圖如圖4-18(b)所示。這種刷新方式增加了系統(tǒng)對存儲器的存儲時間，如動態(tài)存儲器芯片的存儲時間為0.5?μs，則系統(tǒng)對存儲器的存儲時間為1μs。對于前述128×128存儲矩陣的芯片來說，這個存儲器刷新一遍需要128?μs，就是以128?μs作為間隔時間。這種刷新方法避免了“死區(qū)”，但加長了存儲器的存儲時間，降低了整機(jī)的處理速度。而且刷新時間過于頻繁，沒有充分利用所允許的最大刷新間隔時間。這種方式不適用于高速存儲器。③異步式刷新。異步式刷新是上述兩種方法的結(jié)合，它充分利用最大間隔時間并使“死區(qū)”縮短。對于128×128存儲矩陣的芯片，每行的刷新間隔時間是2?ms/128，即每隔15.6?μs刷新一行。在2?ms內(nèi)分散地對128行輪流刷新一遍，刷新一行時只停止一次讀寫操作時間。分散式刷新時間分配圖如圖4-18(c)所示。這樣，對每一行來說，刷新時間仍為2?ms，而“死區(qū)”的長度則縮短為0.5?μs。消除“死區(qū)”的方法，還可以采用不定期的刷新方法，即可以把刷新時間安排在CPU不訪問內(nèi)存的時間內(nèi)進(jìn)行。這種刷新方法沒有單獨(dú)占用CPU的時間，也沒有“死區(qū)”，效率最高，但是刷新的控制線路較復(fù)雜。

(3)DRAM芯片的存取模式。①標(biāo)準(zhǔn)模式的DRAM芯片。由Intel2164ADRAM芯片可知，標(biāo)準(zhǔn)模式DRAM芯片的訪問步驟為：先給出所要訪問存儲單元的行地址并保持穩(wěn)定，然后給出有效的行地址選通信號RAS，將行地址鎖存到行地址譯碼器，此后再給出所要訪問存儲單元的列地址并保持穩(wěn)定，然后給出有效的列地址選通信號CAS，將列地址鎖存到列地址譯碼器，通過行、列地址譯碼器的譯碼，找到相應(yīng)的存儲單元，在讀/寫控制信號R/W作用下，實(shí)現(xiàn)對該存儲單元的讀或?qū)懖僮鳌?biāo)準(zhǔn)模式DRAM芯片的訪問時間是指從芯片地址引腳上給出行地址開始，到可以使用出現(xiàn)在芯片數(shù)據(jù)引腳上的數(shù)據(jù)為止所需的時間。由于RAS信號失效后DRAM芯片尚需一個預(yù)充時間tRP，以便為下次訪問做準(zhǔn)備，所以DRAM芯片存取周期比訪問時間要長至少tRP時間，這也是DRAM芯片與SRAM芯片的不同之處。為了消除DRAM芯片的預(yù)充時間所帶來的負(fù)面影響，采用交錯內(nèi)存連接方法，即將兩個內(nèi)存條安排在一起使用，交替地訪問兩個內(nèi)存條。當(dāng)訪問一個內(nèi)存條的同時，另一個內(nèi)存條執(zhí)行預(yù)充操作，從而將預(yù)充時間隱藏在訪問時間之中。②頁模式DRAM芯片。芯片內(nèi)存儲元電路組成的存儲矩陣是芯片的核心，存儲矩陣中的一行所包含的存儲元電路的個數(shù)稱為一頁。由于絕大多數(shù)情況下對存儲器的訪問是連續(xù)的，所以沒有必要像對標(biāo)準(zhǔn)模式DRAM芯片的訪問時每次都要給出行地址和列地址。對頁模式DRAM芯片的訪問，如果所訪問的存儲元電路與上次訪問的存儲元電路在同一頁中，只需給出列地址，行地址保持不變，便可以選中并訪問該存儲元電路。與標(biāo)準(zhǔn)模式DRAM芯片比較，可以看出，第二次訪問時間要比第一次訪問時間短許多。③靜態(tài)列模式DRAM芯片。靜態(tài)列模式DRAM芯片與頁模式DRAM芯片相似，訪問某一行的第一個存儲元電路所需要的時間是標(biāo)準(zhǔn)的RAS訪問時間。當(dāng)給出所要訪問存儲單元的行地址并保持穩(wěn)定，然后給出有效的行地址選通信號RAS，將行地址鎖存到行地址譯碼器，行地址在訪問本行中存儲元電路的過程中保持不變，接著給出列地址，并給出有效的片選信號CS，然后，列地址在存儲器芯片之外的一個增量寄存器中不斷增量，并將每次增量后的地址信號送往存儲器芯片。作為列地址譯碼器的輸入，列地址譯碼器不斷譯碼以確定要訪問的存儲單元。

這樣，只要RAS和CS始終保持低電平，同一行中各個存儲元電路所存儲的數(shù)據(jù)就連續(xù)地出現(xiàn)在靜態(tài)列模式DRAM芯片的數(shù)據(jù)輸出端，直到這一行中的最后一個存儲元電路所存儲的數(shù)據(jù)出現(xiàn)在數(shù)據(jù)輸出端為止。④半字節(jié)模式DRAM芯片。在訪問半字節(jié)模式DRAM芯片時，首先給出行地址，并輔以有效的RAS信號，將行地址鎖存，再給出列地址，同時CAS信號有效，將第一個列地址鎖存。然后，RAS信號保持有效，行地址不再變化，CAS信號在有效和無效之間不停地切換，從而連續(xù)讀出一行中的四位。可見半字節(jié)模式DRAM芯片類似于頁模式DRAM芯片，只是頁模式DRAM芯片一次要連續(xù)讀出一行中的所有位，而半字節(jié)模式DRAM芯片只讀出一行中連續(xù)的4位。除此之外，半字節(jié)模式DRAM芯片與頁模式DRAM芯片和靜態(tài)列模式DRAM芯片的不同之處是：半字節(jié)模式DRAM芯片不需要設(shè)置列地址計數(shù)器電路。⑤EDODRAM芯片。EDODRAM芯片是后期研發(fā)的一種高速存儲器芯片，EDODRAM(ExtendedData-OutDRAM)稱為擴(kuò)展數(shù)據(jù)輸出DRAM，也稱為超級頁模式DRAM。它是頁模式DRAM的超級版本，是為解決頁模式DRAM芯片的局限性而研制開發(fā)的。⑥同步DRAM芯片(SDRAM)。當(dāng)CPU總線速度超過75?Hz時，即使是EDODRAM芯片也不能滿足CPU速度的要求，所以人們開發(fā)了同步DRAM。在所有傳統(tǒng)DRAM芯片中(包括頁模式DRAM芯片、EDODRAM芯片)，DRAM的時序與CPU的時序是不同步的，即CPU和DRAM芯片間沒有一個公共的參考時鐘。當(dāng)CPU訪問DRAM時，DRAM不能及時給出數(shù)據(jù)，它會發(fā)出NOTREADY信號告知CPU，CPU通過在總線時序中插入等待周期來響應(yīng)NOTREADY信號。而CPU與SDRAM芯片間存在一個公共時鐘信號，任何操作都與公共時鐘信號同步，CPU無需等待，從而實(shí)現(xiàn)了突發(fā)模式操作。突發(fā)模式既用于讀操作，也用于寫操作，為簡便起見，在此只討論突發(fā)模式的讀操作。在突發(fā)讀模式中，CPU像正常情況一樣提供第一個欲訪問單元的地址，先給出信號，接著給出信號。由于CPU讀SDRAM的內(nèi)容用于填充Cache，因此要一次讀幾個連續(xù)的單元(所讀單元的個數(shù)取決于Cache的結(jié)構(gòu))。因此，CPU在給出第一個單元的地址后，后續(xù)單元的地址就無需再給出了，從而節(jié)省了建立地址和保持信息的時間。只需要簡單地通過編程把SDRAM設(shè)置為突發(fā)模式，告訴它一次要連續(xù)讀的單元個數(shù)就可以了。每次突發(fā)讀出的單元個數(shù)稱為突發(fā)長度(BurstLength)，可以是1、2、4、8、16、256(整頁)。為了進(jìn)一步提高性能，SDRAM芯片內(nèi)部采用交錯連接，即存儲元電路的安排遵循交錯方式，從而實(shí)現(xiàn)了在訪問一組存儲元電路的同時刷新另一組存儲元電路。如果SDRAM芯片融合了突發(fā)模式和交錯連接兩種技術(shù)，那么由SDRAM芯片構(gòu)成的內(nèi)存可用于總線頻率高達(dá)124?MHz的情況，若總線頻率超過125?MHz，SDRAM則不能滿足性能要求，只能采用速度更高的DDRSDRAM(DoubleDataRateSDRAM)。由于篇幅的限制，在此不再討論，感興趣的讀者可以參看相關(guān)書籍。

3)只讀存儲器芯片半導(dǎo)體只讀存儲器芯片種類較多，就EPROM芯片而言，即存在多種型號，常用的有2716(2K×8)、2732(4K×8)、2764(8K×8)、27128(16K×8)、27246(32K×8)等。

(1)?Intel2716EPROM芯片。①Intel2716芯片的內(nèi)部結(jié)構(gòu)和外部引腳。Intel2716EPROM芯片采用NMOS工藝制造，雙列直插式24引腳封裝，其引腳、邏輯符號及內(nèi)部結(jié)構(gòu)如圖4-19所示。它有11條地址輸入線A10…A0，其中7條用于行譯碼，4條用于列譯碼。圖4-19Intel2716的引腳、邏輯符與及內(nèi)部結(jié)構(gòu)O7…O0：8位數(shù)據(jù)線。編程寫入時是輸入線，正常讀出時是輸出線。CS：片選信號。當(dāng)CS=0時，允許2716讀出。PD/PGM：待機(jī)/編程控制信號，輸入。VPP：編程電源。在編程寫入時，VPP?=+25?V；正常讀出時，VPP?=+5?V。VCC：工作電源，+5?V。②?Intel2716芯片的工作方式。Intel2716芯片的工作方式如表4-1所示。表4-1Intel2716工作方式讀出方式：當(dāng)CS=0時，此方式可以將選中存儲單元的內(nèi)容讀出。未選中：當(dāng)CS=1時，不論P(yáng)D/PGM狀態(tài)如何，Intel2716芯片均未被選中，數(shù)據(jù)線呈高阻態(tài)。待機(jī)(備用)方式：當(dāng)PD/PGM=1時，Intel2716芯片處于待機(jī)方式。這種方式和未選中方式類似，但其功耗由525?mW下降到132?mW，下降了75%，所以又稱為功率下降方式，此時數(shù)據(jù)線呈高阻態(tài)。編程方式：當(dāng)VPP=+25V，CS=1，并在PD/PGM端加上52?ms寬的正脈沖時，可以將數(shù)據(jù)線上的信息寫入指定的地址單元。數(shù)據(jù)線為輸入狀態(tài)。校驗編程內(nèi)容方式：此方式與讀出方式基本相同，只是VPP=+25?V。在編程后，可將Intel2716芯片中的信息讀出，與寫入的內(nèi)容進(jìn)行比較，以驗證寫入內(nèi)容是否正確。數(shù)據(jù)線為輸出狀態(tài)。禁止編程方式：此方式禁止將數(shù)據(jù)總線上的信息寫入Intel2716芯片。

(2)?Intel2816E2PROM芯片。Intel2816芯片是2K×8位的E2PROM芯片，有24條引腳，單一+5V電源。其引腳如圖4-20所示，工作方式如表4-2所示。圖4-20Intel2816的引腳表4-22816的工作方式讀出方式：當(dāng)CE=0，OE=0，并且VPP端加?+4～+6?V電壓時，Intel2816芯片處于正常的讀工作方式，此時數(shù)據(jù)線為輸出狀態(tài)。待機(jī)(備用)方式：當(dāng)CE=1，OE為任意狀態(tài)，且VPP端加4～6?V電壓時，Intel2816芯片處于待機(jī)狀態(tài)。與Intel2716芯片一樣，待機(jī)狀態(tài)下芯片的功耗將下降。字節(jié)擦除方式：當(dāng)CE=0，OE=1，數(shù)據(jù)線(I/O0～I(xiàn)/O7)都加高電平且VPP加幅度為+21?V、寬度為9～15?ms的脈沖時，Intel2816芯片處于以字節(jié)為單位的擦除方式。整片擦除方式：當(dāng)CE=0，OE=1數(shù)據(jù)線(I/O0～I(xiàn)/O7)都為高電平，端加+9～+15?V電壓及VPP加21?V、9～15?ms的脈沖時，約經(jīng)10?ms可擦除整片的內(nèi)容。字節(jié)寫入方式：當(dāng)CE=0，OE=1，VPP加幅度為+21?V、寬度為9～15?ms的脈沖時，來自數(shù)據(jù)線(I/O1～I(xiàn)/O7)的數(shù)據(jù)字節(jié)可寫入Intel2816芯片的存儲單元中?？梢姡止?jié)寫入和字節(jié)擦除方式實(shí)際是同一種操作，只是在字節(jié)擦除方式中，寫入的信息全為“1”而已。禁止方式：當(dāng)CE=1，VPP為+4～+22?V時，不管OE是高電平還是低電平，Intel2816芯片都將進(jìn)入禁止?fàn)顟B(tài)，其數(shù)據(jù)線(I/O0～I(xiàn)/O7)呈高阻態(tài)，內(nèi)部存儲單元與外界隔離。4.2.4存儲器的擴(kuò)展與應(yīng)用無論是哪種存儲器芯片，CPU對存儲器的訪問，都首先通過地址總線給出所要訪問存儲單元的地址，經(jīng)地址譯碼器譯碼后，選中所要訪問的單元，然后發(fā)出相應(yīng)的讀/寫控制信號，最后才是數(shù)據(jù)在數(shù)據(jù)總線上進(jìn)行傳送。所以，存儲器芯片與CPU的連接主要是存儲器芯片上地址信號線、數(shù)據(jù)信號線和控制信號線與系統(tǒng)總線(地址總線AB、數(shù)據(jù)總線DB、控制總線CB)的連接。由于一個存儲器芯片的容量(N×M位)總是有限的，因此，內(nèi)存總是由一定數(shù)量的存儲器芯片構(gòu)成的。面對種類繁多的存儲器芯片，首先要考慮如何選擇合理的芯片和需要多少芯片的問題，其次是如何把這些芯片連接起來，最后是與系統(tǒng)總線的連接問題。存儲器芯片的選擇通常要考慮存儲器芯片的存取速度、存儲容量、電源電壓、功耗及成本等多個因素。確定了某一存儲器芯片后，根據(jù)內(nèi)存容量大小，計算出所需存儲器芯片的數(shù)量。假設(shè)存儲器芯片的容量為N×M位，內(nèi)存的容量為K×L位，由于內(nèi)存容量要比一個存儲器芯片的容量大得多，所以，K≥N、L≥M。所需存儲器芯片的數(shù)量可按下式進(jìn)行計算：(4-1)式中，K和N分別是內(nèi)存的字?jǐn)?shù)(單元數(shù))和芯片的字?jǐn)?shù)(單元數(shù))，L和M分別是內(nèi)存和芯片中一個字的位數(shù)。字?jǐn)?shù)K和N一般為2的整次冪，且K≥N；內(nèi)存中一個字的位數(shù)L與機(jī)器的字長相關(guān)，一般是字節(jié)的整數(shù)倍，而芯片中一個字的位數(shù)N可以是1、4、8等。因此使用存儲器芯片構(gòu)成內(nèi)存時，需要在字、位兩方面進(jìn)行擴(kuò)展，具體擴(kuò)展方法分為位擴(kuò)展、字?jǐn)U展和字位擴(kuò)展。

1．存儲芯片的擴(kuò)展

1)位擴(kuò)展位擴(kuò)展是指存儲器芯片的字(單元)數(shù)滿足要求而位數(shù)不夠，即K=N、L>M，則需對每個存儲單元的位數(shù)進(jìn)行擴(kuò)展。圖4-21給出了使用8片8K×1位的RAM芯片位擴(kuò)展構(gòu)成8K×8位存儲器系統(tǒng)的連線圖。圖4-21位擴(kuò)展連接方式由于存儲器的字?jǐn)?shù)與存儲器芯片的字?jǐn)?shù)一致，8K=213，故需13根地址線A12…A0對各芯片內(nèi)的存儲單元進(jìn)行尋址。每一個芯片只有一條數(shù)據(jù)線，所以需要8個這樣的芯片，將它們的數(shù)據(jù)線分別接到數(shù)據(jù)總線D7…D0上。因此，每一條地址線有8個負(fù)載，每一條數(shù)據(jù)線有一個負(fù)載。位擴(kuò)展法中，所有芯片都應(yīng)同時被選中，各芯片CS端既可直接接地，又可并聯(lián)在一起，根據(jù)地址范圍的要求，與高位地址線譯碼產(chǎn)生的片選信號相連。若地址線A12…A0全為0，表示選中了存儲器0號單元，該單元的8位信息是由各芯片0號單元的1位信息共同構(gòu)成的。可以看出，位擴(kuò)展的連接方式是將各芯片的地址線、片選CS、讀/寫控制線進(jìn)行并聯(lián)，而數(shù)據(jù)線分別接到數(shù)據(jù)總線D7…D0上。

2)字?jǐn)U展字?jǐn)U展用于存儲芯片的位數(shù)滿足要求而字?jǐn)?shù)不夠的情況，即K>N、L=M，需對存儲單元的數(shù)量進(jìn)行擴(kuò)展。圖4-22給出了用4個16K×8位的存儲芯片構(gòu)成一個64?K×8位存儲器的連接圖。圖4-22字?jǐn)U展連接方式圖4-22中4個芯片的數(shù)據(jù)線與數(shù)據(jù)總線D7…D0相并連；地址總線的低位地址A13…A0與各芯片的14位地址線連接，用于進(jìn)行片內(nèi)尋址；為了區(qū)分4個芯片的地址范圍，還需要2根高位地址線A14、A15，經(jīng)2∶4譯碼器產(chǎn)生4個輸出信號，分別與4個芯片的片選端相連。采用如此連接后，各芯片的地址范圍如表4-3所示。表4-3各個芯片的地址空間分配情況從表4-3中可以看出，字?jǐn)U展的連接方式是將各芯片的地址線、數(shù)據(jù)線、讀/寫控制線進(jìn)行并聯(lián)，將地址總線中的低位地址線直接與各芯片地址線相連，以選擇片內(nèi)的某個單元，即實(shí)現(xiàn)片內(nèi)尋址；而剩余的高位地址線用來產(chǎn)生片選信號，連接到各芯片的片選端，以選擇某一個芯片，即實(shí)現(xiàn)對芯片的尋址。剩余的高位地址線可以通過全譯碼法、部分譯碼法和線選法來產(chǎn)生片選信號。

(1)全譯碼法。所謂全譯碼法，是指剩余的所有高位地址線都作為譯碼器的輸入，其輸出作為片選信號。也就是說，除了已經(jīng)連接到存儲器芯片上的地址線外，其他高位的地址線都被送入譯碼電路，以產(chǎn)生片選信號。采用全譯碼法所構(gòu)成的存儲器，存儲單元的地址將是唯一的，不會出現(xiàn)地址重疊。

(2)部分譯碼法。所謂部分譯碼法，是指把剩余的一部分高位地址線作為譯碼器的輸入，其輸出作為片選信號。由于有些地址線未參與譯碼，則該地址線是“0”或“1”將不影響芯片是否被選中。采用部分譯碼法構(gòu)成的存儲器，其存儲單元的地址將不再是唯一的，會出現(xiàn)一定程度的地址重疊。

(3)線選法。所謂線選法，是指剩余的高位地址線直接作為芯片的片選信號。也就是說，不把存儲器芯片上的高位地址線直接作為存儲器芯片的片選信號。使用線選法的好處是譯碼電路簡單，但線選不僅導(dǎo)致一個存儲單元有多個地址，還有可能一個地址同時選種多個單元，會引起數(shù)據(jù)總線的沖突。

3)字位擴(kuò)展在實(shí)際應(yīng)用中，往往會遇到字?jǐn)?shù)和位數(shù)都需要擴(kuò)展的情況。若使用N×M位的存儲器芯片構(gòu)成一個容量為K×L位(K>N，L>M)的存儲器，那么這個存儲器共需要(N/K)×(M/L)個存儲器芯片。連接時可將這些芯片分成N/K個組，每組有M/L個芯片。組內(nèi)采用位擴(kuò)展法，組間采用字?jǐn)U展法。例如用Intel2114RAM芯片(1K×4)構(gòu)成4K×8存儲器，其存儲器連接方法如圖4-23所示。其中8片Intel2114芯片分成4組(RAM1、RAM2、RAM3和RAM4)，每組2片。每組2片。組內(nèi)采用位擴(kuò)展法構(gòu)成1K×8的存儲模塊，4個存儲模塊用字?jǐn)U展法連接成4K×8的存儲器。用10根地址線A9…A0對每組芯片進(jìn)行片內(nèi)尋址，同組芯片應(yīng)被同時選中，因此，同組芯片的片選信號應(yīng)并聯(lián)在一起。2∶4譯碼器對兩根高位地址線A11A10進(jìn)行譯碼，產(chǎn)生4個輸出信號分別與各組芯片的片選端相連。圖4-23字位擴(kuò)展連接方式

4)用不同規(guī)格的存儲器芯片擴(kuò)展存儲器用不同規(guī)格的存儲器芯片擴(kuò)展存儲器，地址范圍的分配問題較為復(fù)雜，除了考慮字?jǐn)U展和位擴(kuò)展外，還要考慮如何選擇合理的芯片和采用怎樣的結(jié)構(gòu)，關(guān)于結(jié)構(gòu)問題將在4.2.5節(jié)中討論，在此以具體的例子來說明地址譯碼器和存儲器片選信號的連接。

【例4-1】試用現(xiàn)有存儲器芯片EPROM(8K×8位)和SRAM(16K×1位、2K×8位、4K×8位、8K×8位)去構(gòu)成主存儲器，具體要求是：0～8191(8?KB)為系統(tǒng)程序區(qū)，由只讀存儲器芯片組成；8192～32767(24?KB)為用戶程序區(qū)；最后2?KB地址空間為系統(tǒng)程序工作區(qū)。若系統(tǒng)的地址總線有16條(A15…A0)，雙向數(shù)據(jù)總線有8條(D7…D0)，控制總線與主存有關(guān)的信號有MERQ、R/W。試從上述芯片中選擇適當(dāng)芯片設(shè)計該計算機(jī)主存儲器，并畫出主存儲器邏輯框圖。解：根據(jù)主存儲器的具體要求，8?KB的系統(tǒng)程序區(qū)可用1片8K×8位的EPROM芯片組成；24?KB的用戶程序區(qū)可以用SRAM芯片組成，由于SRAM芯片種類較多，究竟選用哪一種芯片較合理，不僅要看芯片的位數(shù)與系統(tǒng)的數(shù)據(jù)總線是否匹配，還要看組成存儲器的芯片所需的片選信號是否最少，只有這樣，存儲器的譯碼電路才能是最簡單的，因此，這24?KB的用戶程序區(qū)可選用3片8K×8位的SRAM芯片組成；最后2?KB的系統(tǒng)程序工作區(qū)可選用1片2K×8位的SRAM芯片組成。各個芯片的地址范圍如表4-4所示。表4-4存儲器各個芯片地址范圍結(jié)合表4-4的地址分配情況，考慮到多數(shù)芯片是8K×8位的，所以選用地址總線中的低16位地址線A12…Ａ0作為片內(nèi)尋址，高3位地址線A15A14Ａ13作為譯碼器的輸入，其輸出作為片選信號。對于2K×8的SRAM芯片片選信號，需要另加門電路來解決。主存儲器連接圖如圖4-24所示。圖4-2436KB主存儲器

【例4-2】

試用4片4K×4位的芯片和3片8K×8位的芯片擴(kuò)展32?KB主存儲器。若系統(tǒng)的地址總線有16條(A15…A0)，雙向數(shù)據(jù)總線有8條(D7…D0)，控制總線與主存有關(guān)的信號有MER1、R/W。

解：擴(kuò)展32?KB的主存儲器需要15條地址線A14…A0、8條數(shù)據(jù)線D7…D0和相關(guān)控制信號線。4片4K×4位的存儲器芯片構(gòu)成8?KB的主存，采用字位擴(kuò)展法，每兩片為一組，每組構(gòu)成4?KB的主存；3片8K×8的存儲器芯片構(gòu)成24?KB的主存儲器，采用字?jǐn)U展法。這32?KB的主存儲器的地址范圍分配如表4-5所示。表4-532K×8位主存儲器地址范圍存儲器的具體連接要考慮控制線、數(shù)據(jù)線和地址線的連接。具體連接如下：控制線的連接：控制線的連接較簡單，只要將控制總線的讀寫控制信號WE與每一存儲器芯片的讀寫控制線WE直接相連即可。數(shù)據(jù)線的連接：3片8K×8位SRAM芯片為8位數(shù)據(jù)寬度，將對應(yīng)的8位數(shù)據(jù)線與系統(tǒng)數(shù)據(jù)總線相連即可；4片4K×4位SRAM芯片分成兩組，每組兩片，每片數(shù)據(jù)寬度為4位，將每組其中一片4位數(shù)據(jù)線連接到系統(tǒng)數(shù)據(jù)總線D7…D4上，另一片連接到D3…D0上。地址線的連接：不同規(guī)格芯片的連接，關(guān)鍵在于譯碼器輸入與輸出的選擇。對于輸入線來說，通常以容量最小的芯片為基礎(chǔ)。因此容量大的芯片其片內(nèi)高位地址線也要參加譯碼。本例以最小容量4K×4位的存儲器芯片為基礎(chǔ)，32?KB是4?KB的8倍，故選用74LS138譯碼器。用3條地址線A14、A13、A12作為譯碼器的輸入，其譯碼器的輸出有8個信號，由上到下，000選擇第一組芯片，001選擇第二組芯片，第三組至第五組為8K×8位的芯片，有8?KB個單元，是第一、第二組芯片4?KB個單元的兩倍，需用兩條譯碼輸出線選擇，故各增加與門一個，由010和011共同選擇第三組芯片，由100和101共同選擇第四組芯片，110和111共同選擇第五組芯片。另外，由于系統(tǒng)地址總線有16條，而32?KB主存儲器需要15條地址線A14…A0，A15地址線如果不參加譯碼，它可隨機(jī)出現(xiàn)0、1兩種情況，將其加于A14…A0決定的任何一個地址碼上，可以出現(xiàn)兩種不同的地址碼，這種現(xiàn)象稱為地址的重合，局部譯碼時必定會出現(xiàn)地址重合或覆蓋現(xiàn)象。為避免地址重合或覆蓋現(xiàn)象，必須采用全譯碼，在此只需將A15與74LS138的G1相連，此時A15為1；或?qū)15與74LS138的G2a或G2b相連，A15為0，本例采用后者連接，32?KB主存儲器具體連接如圖4-25所示。圖4-2532?KB主存儲器4.2.5并行存儲器隨著軟件規(guī)模的增大和系統(tǒng)性能要求的提高，對主存的要求是容量要大，速度要快。盡管主存的存取速度在不斷地提高，但它的速度與CPU的速度相比，仍存在較大的差距，主存的存取速度是整個計算機(jī)系統(tǒng)速度的瓶頸。為了解決這個問題，存儲器系統(tǒng)采用了層次結(jié)構(gòu)，用虛擬存儲器的方式擴(kuò)大主存的存儲容量，用高速緩沖存儲器提高存取速度。除此以外，調(diào)整主存的組織結(jié)構(gòu)來提高存取速度，也是一種行之有效的方法。在常規(guī)主存儲器設(shè)計中，訪問地址采用順序方式，如圖4-26(a)所示。圖4-26并行存儲器主存儲器容量為32字，分成4個模塊M0…M3，每個模塊存儲8個字。訪問地址按順序分配給一個模塊后，接著再按順序為下一個模塊分配訪問地址。由此可見，在對順序方式中的某個模塊進(jìn)行訪問時，其他模塊是不工作的，一旦某一模塊出現(xiàn)故障，不會對其他模塊造成影響。但由于各個模塊是一個接一個地串行工作，將會限制存儲器的帶寬。為了提高存儲器的帶寬，實(shí)現(xiàn)多模塊流水式并行工作，訪問地址采用交叉方式，如圖4-26(b)所示。地址的分配方法與順序方式不同：先將4個線性地址0、1、2、3依次分配給M0、M1、M2、M3模塊，再將線性地址4、5、6、7依次分配給M0、M1、M2、M3模塊……直到全部線性地址分配完畢為止?？梢钥闯觯B續(xù)地址分布在相鄰的不同模塊內(nèi)，而同一個模塊內(nèi)的地址都是不連續(xù)的，因此，對于連續(xù)字的塊傳送，交叉方式的存儲器可以實(shí)現(xiàn)多模塊流水式并行存取，從而大大提高了存儲器的帶寬。

1．多體順序并行存儲器前面所討論的存儲器，一個存取周期只能訪問一個存儲單元，無法實(shí)現(xiàn)并行操作，要想進(jìn)行對存儲器的并行處理，必須改變存儲器的組織結(jié)構(gòu)，將大容量的存儲器分成若干個存儲體，每個存儲體都有自己的讀寫線路、地址寄存器和數(shù)據(jù)寄存器，并能以同等的方式與CPU交換信息。另外，每個存儲體容量相等，它們既能同時工作又能獨(dú)立編址。圖4-27是多體順序并行存儲器原理圖。圖4-27多體順序并行存儲器原理圖主存由n個容量相等的存儲體組成，其中MAR為存儲體地址寄存器，MDR為存儲體數(shù)據(jù)寄存器，主存地址寄存器的高位表示不同的存儲體，低位表示存儲體內(nèi)單元地址，各體內(nèi)地址寄存器指示存儲單元的內(nèi)容。這種結(jié)構(gòu)使得各個存儲體內(nèi)相鄰單元的地址是連續(xù)的，從而體現(xiàn)多體“順序”這一特點(diǎn)，有利于并行處理，能夠?qū)崿F(xiàn)n個存儲體的并行操作，即一次能訪問并處理n個字。

2．多體交叉并行存儲器多體交叉并行存儲器類似于多體順序并行存儲器，都是由多個相對獨(dú)立的存儲體組成的，所不同的是，多體交叉并行存儲器的主存地址的高位表示存儲體內(nèi)單元地址，低位用于選擇不同的存儲體，這種組織形式使得各個存儲體內(nèi)相鄰單元的地址是不連續(xù)的，而相鄰存儲體之間相同位置的單元地址是連續(xù)的，從而體現(xiàn)了多體“交叉”這一特點(diǎn)。下面以一個四體交叉并行存儲器為例，來說明多體交叉并行存儲器的工作原理。如圖4-28所示是一個四體交叉并行存儲器，該存儲器由4個獨(dú)立的存儲體M0、M1、M2、M3組成，低位地址用于選擇不同的存儲體，高位地址表示存儲體內(nèi)單元地址。圖4-28多體交叉并行存儲器原理圖

n體交叉并行存儲器的編址規(guī)則如下：規(guī)則1，地址連續(xù)的兩個單元分布在相鄰的兩個存儲體中，地址按存儲體方向順序編號。規(guī)則2，同一存儲體內(nèi)相鄰的兩個單元地址之差等于n。例如在四體交叉并行存儲器中，同一存儲體內(nèi)相鄰的兩個單元地址之差等于4。規(guī)則3，任何一個存儲單元地址編號的末lb?n位正好指示該單元所屬存儲體的編號，訪問主存時只要判斷這幾位就能決定訪問的是哪個存儲體。在四體交叉并行存儲器中，M0存儲體中每個單元地址的最后兩位都是“00”，M1存儲體中每個單元地址的最后兩位都是“01”，M2存儲體中每個單元地址的最后兩位都是“10”，M3存儲體中每個單元地址的最后兩位都是“11”。規(guī)則4，同一存儲體中每個單元地址除去存儲體編號后的高位地址正好是存儲體中單元的順序號，由此就可決定訪問單元在存儲體中的位置。多體交叉并行存儲器地址交叉排列的目的是為了便于各個存儲體同時工作。假設(shè)CPU要取4條長度為一個字長的指令，這4條指令分別存放在地址為0、1、A、B的4個單元中，這4個單元分別在M0、M1、M2、M3四不同的存儲體中。為了在一個存取周期內(nèi)能訪問4個指令字，在多體并行主存系統(tǒng)中采用了分時工作的方法，目前普遍采用的是分時讀出法，即每個存儲體每次讀寫一個字，各存儲體分時啟動，即每隔1/4存取周期啟動一個存儲體，其時序如圖4-29所示，M0存儲體在第一個主存周期開始讀寫，經(jīng)過(1/4)TM啟動M1存儲體，M2和M3存儲體分別在(1/2)TM、(3/4)TM時刻開始它們各自的讀寫操作，4個存儲體以(1/4)TM的時間間隔進(jìn)入并行工作狀態(tài)。圖4-29四體交叉并行存儲器工作時序4.3高速緩沖存儲器4.3.1Cache基本原理

1．Cache與程序訪問的局部性雖然CPU主頻的提升會帶動系統(tǒng)性能的改善，但系統(tǒng)性能的提高不僅僅取決于CPU，還與系統(tǒng)架構(gòu)、存儲部件的存取速度、信息在各個部件之間的傳送速度、指令結(jié)構(gòu)等因素有關(guān)，特別是主存的存取速度。如果CPU工作速度較高，而主存的存取速度較低，必然會造成CPU的等待，從而降低了CPU的處理速度和效率。如400?MHz的PⅢ，一次指令執(zhí)行時間為2?ns，與其相配的主存SDRAM存取時間為10?ns，比前者慢了5倍。如何解決CPU與主存之間的速度匹配問題呢？一種方法是在基本總線周期中插入等待，盡管能處理好速度匹配問題，但無法保證CPU有較高的工作速度；另一種方法是采用存取速度較快的SRAM做主存，卻又大幅度提升了系統(tǒng)成本。如何在不太增加系統(tǒng)成本的前提下又能保證系統(tǒng)性能的提升呢？人們開始對大量典型程序的運(yùn)行情況進(jìn)行分析，結(jié)果表明：在一個較短的時間間隔內(nèi)，由程序產(chǎn)生的地址往往集中在存儲器邏輯地址空間的很小范圍內(nèi)。指令地址的分布本來就是連續(xù)的，再加上循環(huán)程序段和子程序段要重復(fù)執(zhí)行多次。因此，對這些地址的訪問自然就具有時間上集中分布的傾向。數(shù)據(jù)分布的集中傾向雖不如指令明顯，但對數(shù)組的存儲和訪問以及工作單元的選擇，都可以使存儲器地址相對集中。這種對局部范圍的存儲器地址頻繁訪問，而對此范圍以外的地址訪問很少的現(xiàn)象，稱之為程序訪問的局部性。根據(jù)程序訪問的局部性原理，在主存和CPU之間設(shè)置一個高速的、容量相對較小的存儲器，該圖4-30Cache與主存的關(guān)系存儲器包括管理在內(nèi)的全部功能都由硬件實(shí)現(xiàn)，如圖4-30所示。把正在執(zhí)行的指令地址附近的一部分指令或數(shù)據(jù)從主存調(diào)入這個存儲器，起到緩沖作用，以實(shí)現(xiàn)速度匹配。這種方法既保證了系統(tǒng)成本增加不大，又保證了系統(tǒng)性能的有效提升，是目前計算機(jī)普遍采用的一種行之有效的技術(shù)。為此，我們把介于CPU和主存之間的高速、小容量、起緩沖作用的存儲器稱做高速緩沖存儲器(Cache)?；谀壳按笠?guī)模集成電路技術(shù)和生產(chǎn)工藝，在CPU芯片內(nèi)部制作一定容量的Cache，稱之為一級(L1)Cache，CPU外部由SRAM構(gòu)成的Cache稱為二級(L2)Cache。最新的CPU內(nèi)部已經(jīng)出現(xiàn)二級甚至三級Cache。圖4-30Cache與主存的關(guān)系

2．Cache的工作原理

CPU與Cache之間的數(shù)據(jù)交換是以字為單位，而Cache與主存之間的數(shù)據(jù)交換是以塊為單位，一個塊由若干個字組成的。當(dāng)CPU讀取主存中的一個字時，便發(fā)出此字的內(nèi)存地址到Cache和主存，Cache控制邏輯根據(jù)地址判斷此字當(dāng)前是否在Cache中。如果在Cache中，我們稱之為命中，命中時CPU通過訪問Cache把此字讀出并送給CPU；如果不在Cache中，我們稱之為不命中，不命中時CPU用主存讀周期把此字從主存讀出并送到CPU，與此同時，把含有這個字的整個數(shù)據(jù)塊從主存讀出并送到Cache中。系統(tǒng)正是依據(jù)此原理，不斷地把與當(dāng)前指令集相關(guān)聯(lián)的一個不太大的后繼指令集從內(nèi)存讀到Cache，然后再與CPU高速傳送，從而達(dá)到速度匹配。CPU對存儲器進(jìn)行數(shù)據(jù)請求時，通常先訪問Cache，由于局部性原理不能保證所請求的數(shù)據(jù)100%?地在Cache中，這里便存在一個命中率，即CPU在任一時刻從Cache中獲取數(shù)據(jù)的幾率。命中率越高，從Cache中獲取數(shù)據(jù)的可能性就越大，一般來說，Cache的存儲容量比主存的容量小得多，但不能太小，太小會使命中率太低；也沒有必要過大，過大不僅會增加成本，而且當(dāng)容量超過一定值后，命中率隨容量的增加將不會有明顯的增長。只要Cache的空間與主存空間在一定范圍內(nèi)保持適當(dāng)比例的映射關(guān)系，Cache的命中率還是相當(dāng)高的。一般規(guī)定Cache與主存空間比為4∶1000，即128?KBCache可映射32?MB主存、256?KBCache可映射64?MB主存，在這種情況下，命中率都在90%以上。至于沒有命中的數(shù)據(jù)，CPU只好直接從主存獲取，獲取的同時，也把它拷貝到Cache，以備下次訪問。4.3.2Cache的結(jié)構(gòu)

Cache通常由相聯(lián)存儲器實(shí)現(xiàn)。相聯(lián)存儲器的每一個存儲塊都具有額外的存儲信息，稱為標(biāo)簽Tag。當(dāng)訪問相聯(lián)存儲器時，將地址和每一個標(biāo)簽進(jìn)行比較，從而對標(biāo)簽相同的存儲塊進(jìn)行訪問。為了說明Cache的結(jié)構(gòu)，設(shè)塊的大小為2b個連續(xù)的字，將整個主存按塊的大小進(jìn)行分塊，共分為2m個塊，其塊號用j表示，其中j=0，1，2，…，2m-1；將Cache也按塊的大小進(jìn)行分塊，共分為2c個塊，其塊號用i表示，其中i=0，1，2