半導(dǎo)體集成電路全國(guó)高等院校規(guī)劃教材?精品與示范系列JSIT

半導(dǎo)體集成電路第一章集成電路的基本制造工藝集成電路制造工藝是集成電路實(shí)現(xiàn)的手段，

也是集成電路設(shè)計(jì)的

基礎(chǔ)。JSIT

半導(dǎo)體集成電路雙極集成電路典型的PN結(jié)隔離工藝JSIT

半導(dǎo)體集成電路隔離擴(kuò)散

—一再氧化

—一隔離光刻

—一基區(qū)光刻

—一隱埋層光刻熱氧化基區(qū)擴(kuò)散背面摻金反刻鋁壓焊塊光刻外延淀積JSIT

半導(dǎo)體集成電路再分布及氧

化襯底制備

—一

一次氧化

—一發(fā)射區(qū)光刻淀積鈍化層一

鋁合金

一隱埋層擴(kuò)散

中測(cè)

—一鋁淀積接觸孔光刻發(fā)射區(qū)擴(kuò)散再分布及氧化

P-Sub

工藝流程襯底準(zhǔn)備（P型）

氧化

光刻n+埋層區(qū)n+埋層區(qū)注入

清潔表面JSIT

半導(dǎo)體集成電路

P-Sub

N+

N-

N+

N-

工藝流程（續(xù)1）生長(zhǎng)n-外延隔離氧化

光刻p+隔離區(qū)p+隔離注入

p+隔離推進(jìn)JSIT

半導(dǎo)體集成電路

P-Sub

P+

P+P+工藝流程（續(xù)2）光刻硼擴(kuò)散區(qū)

硼擴(kuò)散

氧化JSIT

半導(dǎo)體集成電路N+N+N-N-

P-Sub

P+

P+P+PP工藝流程（續(xù)3）光刻磷擴(kuò)散區(qū)磷擴(kuò)散

氧化JSIT

半導(dǎo)體集成電路N+N+N-N-

P-Sub

P+

P+P+PP工藝流程（續(xù)5）光刻引線孔清潔表面JSIT

半導(dǎo)體集成電路N+N+N-N-

P-Sub

PP+N+工藝流程（續(xù)6）蒸鍍金屬

反刻金屬JSIT

半導(dǎo)體集成電路N+P+P+N-N-P

P-Sub

工藝流程（續(xù)7）鈍化

光刻鈍化窗口后工序PP+N+JSIT

半導(dǎo)體集成電路N+P+P+N-N-P埋層隔離

硼擴(kuò)磷擴(kuò)

引線孔

金屬

鈍化JSIT

半導(dǎo)體集成電路光刻掩膜版匯總1.P+隔離擴(kuò)散要擴(kuò)穿外延層，

與p型襯底連島

”

。2.P+隔離接電路最低電位，

使“島

”

與“島

”

之間N

成兩個(gè)背靠背的

+偏二極管。光刻膠i

P-Sub

N+埋層

N

–-epi

SiO2

P+

P+

P+

SiO2

E

CE

C,1,N+

1通

。

因此，將n型外延層分割成若干個(gè)“N--epi

N--epiJSIT

半導(dǎo)體集成電路隔離的實(shí)現(xiàn)P-D)P-D)N

–-epiP-D)

N+

鈍化層N+N+BBPPPP外延層電極的引出外延層參雜濃度較低，

與金屬相接處易形成整流接觸（金屬—半導(dǎo)體勢(shì)壘二極管）

。

因此，

外延層引出電極處應(yīng)增加濃擴(kuò)散。

P-Sub

N+埋層

P+

SiO2

E

B

CE

BC

鈍化層

PP

P+JSIT

半導(dǎo)體集成電路P+N+N+N

–-epiN

–-epiN+N+埋層的作用1.減小串聯(lián)電阻（集成電路中的各個(gè)電極均從上表面引出，

外延層電阻率較大。2.減小寄生pnp晶體管的影響（第二章介紹）N

N

–-epi

N+

–-epi

SiO2

E

B

CE

BC

鈍化層

JSIT

半導(dǎo)體集成電路P

N+

N+

P-SubN+埋層P+P+P+PN+N阱硅柵CMOS集成電路制造工藝JSIT

半導(dǎo)體集成電路Si3N4P-Si(c)NMOP+

S集成電路制造工藝JSIT

半導(dǎo)體集成電路□n+

n+

二n+P-SiP-Sin+

n+n+P-Si(h)AlP-Si(d)多晶硅□二n+

n+

□二n+(j)

(k)P-Si(a)(f)N+

P-SiP-SiP-SiP-SiP-SiSiO2(i)(g)(b)(e)主要工藝流程1.襯底準(zhǔn)備P+/P外延片P型單晶片JSIT

半導(dǎo)體集成電路

P-Sub

主要工藝流程2.氧化、光刻N(yùn)-

阱(nwell)JSIT

半導(dǎo)體集成電路

P-Sub

主要工藝流程3.

N-

阱注入，N-

阱推進(jìn),

清潔表面JSIT

半導(dǎo)體集成電路

P-Sub

主要工藝流程4.長(zhǎng)薄氧、長(zhǎng)氮化硅、光刻場(chǎng)區(qū)(active反版)JSIT

半導(dǎo)體集成電路

P-Sub

主要工藝流程5.場(chǎng)區(qū)氧化（LOCOS）

,清潔表面(場(chǎng)區(qū)氧化前可做N管場(chǎng)區(qū)注入和P管場(chǎng)區(qū)注入）JSIT

半導(dǎo)體集成電路

P-Sub

主要工藝流程6.柵氧化,淀積多晶硅，

多晶硅N+摻雜，

反

刻多晶

（polysilicon—poly)JSIT

半導(dǎo)體集成電路

P----Sub

主要工藝流程7.

P+

active注入（Pplus）（

硅柵自對(duì)準(zhǔn)）JSIT

半導(dǎo)體集成電路

P-Sub

主要工藝流程8.N+

active注入（Nplus—Pplus反版）（硅柵自對(duì)準(zhǔn)）JSIT

半導(dǎo)體集成電路

P----Sub

JSI

要工藝流程

半導(dǎo)體集成電路

9.淀積BPSG，

光刻接觸孔(contact)，

回流

P-Sub

主要工藝流程10.蒸鍍金屬1，

反刻金屬1（metal1)JSIT

半導(dǎo)體集成電路

P-Sub

主要工藝流程11.絕緣介質(zhì)淀積，

平整化，

光刻通孔(via)JSIT

半導(dǎo)體集成電路

P-Sub

主要工藝流程12.蒸鍍金屬2，

反刻金屬2（metal2)JSIT

半導(dǎo)體集成電路

P-Sub

主要工藝流程13.鈍化層淀積，

平整化，

光刻鈍化窗孔(pad)JSIT

半導(dǎo)體集成電路光刻掩膜版簡(jiǎn)圖匯總N阱

有源區(qū)

多晶Pplus

Nplus引線孔

金屬1通孔金屬2鈍化JSIT

半導(dǎo)體集成電路

P-Sub

局部氧化的作用1.提高場(chǎng)區(qū)閾值電壓2.減緩表面臺(tái)階3.減小表面漏電流

N-

阱

JSIT

半導(dǎo)體集成電路硅柵自對(duì)準(zhǔn)的作用在硅柵形成后，

利用硅柵的遮蔽作用來(lái)形成MOS管的溝道區(qū)，

使MOS管的溝道

尺寸更精確，

寄生電容更小。

P-Sub

N-

阱

JSIT

半導(dǎo)體集成電路MOS管襯底電極的引出NMOS管和PMOS管的襯底電極都從上表面引出，

由于P-Sub和N阱的參雜濃度都較低，

為了避免整流接觸，

電極引出處

必須有濃參雜區(qū)。

P-Sub

N-

阱

JSIT

半導(dǎo)體集成電路1.3其它集成電路制造工藝簡(jiǎn)介JSIT

半導(dǎo)體集成電路BI

CMOS工藝雙極型工藝與MOS工藝相結(jié)合，

雙極型器件與MOS型器件共存，

適合數(shù)/模電路。1.

以雙極型工藝為基礎(chǔ)的BI-MOS工藝2.

以CMOS工藝為基礎(chǔ)的BI-MOS工藝JSIT

半導(dǎo)體集成電路作業(yè)1、雙極型集成電路中常用的隔離方法是什么？其依

據(jù)的原理又是什么？2、典型的雙極型集成電路制造過(guò)程中制作埋層的作

用是什么？3、CMOS集成電路中N阱的作用是什么？4、一種采用N阱、雙層鋁的典型CMOS工藝有哪幾

層光刻掩膜版？JSIT

半導(dǎo)體集成電路第二章集成電路中的有源器件和無(wú)源器件元器件是組成集成電路的基本元素，

其結(jié)構(gòu)和性能直接決定著集成電路的性能。JSIT

半導(dǎo)體集成電路集成電路中的NPN晶體管JSIT

半導(dǎo)體集成電路I

ENB

P+N

C

P1、集成NPN晶體管的結(jié)構(gòu)B

(P)S

(P)-等效電路圖

等效結(jié)構(gòu)圖平面圖

剖面圖N

–-epiP-SubJSIT

半導(dǎo)體集成電路P+

P+

E

B

C

E(N+)NPNC

(N)PNPN+N+PS（

1）

單基極條形結(jié)構(gòu)簡(jiǎn)單面積小寄生電容小電流容量小基極串聯(lián)電阻大集電極串聯(lián)電阻大2、集成NPN晶體管常用圖形及特點(diǎn)JSIT

半導(dǎo)體集成電路

2、集成NPN晶體管常用圖形及特點(diǎn)

（2）

雙基極條形與單基極條形相比：基極串聯(lián)電阻小面積大寄生電容大

N+

PN–-epiN+P+P-SubJSIT

半導(dǎo)體集成電路

EB

C

B

P+N+

2、集成NPN晶體管常用圖形及特點(diǎn)

（3）

雙基極雙集電極形與雙基極條形相比：集電極串聯(lián)電阻小

C

B

EB

C

面積大寄生電容大P+N+JSIT

半導(dǎo)體集成電路P-SubN–-epiP+N+N+N+P

2、集成NPN晶體管常用圖形及特點(diǎn)

（4）

馬蹄形集電極串聯(lián)電阻小面積大

寄生電容大

基極串聯(lián)電阻小

IJSIT

半導(dǎo)體集成電路

2、集成NPN晶體管常用圖形及特點(diǎn)

JSIT

半導(dǎo)體集成電路基極串聯(lián)電阻?。?）

梳狀NPN晶體管最大工作電流與幾何尺寸的關(guān)系：“

電流集邊效應(yīng)

”使最大工作電流正比于有效“是單位發(fā)射區(qū)有效周長(zhǎng)的最大工作電流，

I

eff是

有效發(fā)射極周長(zhǎng)。JSIT

半導(dǎo)體集成電路發(fā)射極周長(zhǎng)。實(shí)際集成電路中的NPN晶體管縱向NPN管（VerticalNPN）JSIT

半導(dǎo)體集成電路集成電路中的PNP晶體管JSIT

半導(dǎo)體集成電路橫向PNP

管的發(fā)射

區(qū)和集電

區(qū)與NPN

管的基區(qū)

同時(shí)形成1、橫向PNP晶體管的結(jié)構(gòu)JSIT

半導(dǎo)體集成電路P

N

PNP

SE

(P)

PNP

C

(P)P-subB

(N-)P-subE

C

B————————————————————————BCE2、橫向PNP晶體管常用圖形及特點(diǎn)1）

單個(gè)橫向PNP管—JSIT

半導(dǎo)體集成電路結(jié)構(gòu)簡(jiǎn)單，

面積小————————————————————————2、橫向PNP晶體管常用圖形及特點(diǎn)E2）

多集電極橫向PNP管B

常用在比例電流源電路中

C1C2

C3JSIT

半導(dǎo)體集成電路————————————————————————

C1

C2BE3、襯底PNP晶體管常用圖形JSIT

半導(dǎo)體集成電路EPP+

N-BN+P+P-SiC實(shí)際集成電路中的PNP晶體管橫向PNP管（LateralPNP）JSIT

半導(dǎo)體集成電路JSIT

半導(dǎo)體集成電路集成MOS管JSIT

半導(dǎo)體集成電路集成NMOS分立NMOSGSJSIT

半導(dǎo)體集成電路集成NMOSJSIT

半導(dǎo)體集成電路集成MOSMOS晶體管常用圖形——正比管（W/L>1)LW

wJSIT

半導(dǎo)體集成電路-L

W=3wMOS晶體管常用圖形——倒比管（W/L<1)

WJSIT

半導(dǎo)體集成電路I

!

WLL實(shí)際芯片中的倒比管：JSIT

半導(dǎo)體集成電路集成NPN管中的有源寄生效應(yīng)JSIT

半導(dǎo)體集成電路（

1）NPN晶體管正向有源時(shí)VBC<0

VSC<0寄生PNP晶體管截止,等效為寄生電容集成NPN晶體管的有源寄生效應(yīng)

P-Sub

JSIT

半導(dǎo)體集成電路P+

P+

E

B

C

PNP

S

(P)CJSC

(N)N

–-epiE

(N+)E

(N+)B

(P)B

(P)C

(N)NPNNPNN+N+P集成NPN晶體管的有源寄生效應(yīng)（2）NPN晶體管飽和或反向有源時(shí)VBC>0

VSC<0寄生PNP晶體管正向有源導(dǎo)通，

有電流流向襯底，影響NPN晶體管的正常工作。PNPS

(P)C

(N)

P-Sub

JSIT

半導(dǎo)體集成電路P+

P+

E

B

C

N

–-epiE

(N+)B

(P)NPNN+N+P集成NPN晶體管的有源寄生效應(yīng)（3）

減小有源寄生效應(yīng)的措施增加n+埋層摻金降低硼擴(kuò)濃度

P-Sub

JSIT

半導(dǎo)體集成電路P+

P+

E

B

C

N

–-epiN+N+P集成NPN晶體管的寄生效應(yīng).

重點(diǎn).

寄生PNP管的結(jié)構(gòu)及存在條件.減小寄生PNP管影響的措施JSIT

半導(dǎo)體集成電路集成NPN管中的無(wú)源寄生效應(yīng)JSIT

半導(dǎo)體集成電路集成NPN晶體管的無(wú)源寄生效應(yīng).

電阻.

發(fā)射極串聯(lián)電阻.

集電極串聯(lián)電阻.

基極串聯(lián)電阻JSIT

半導(dǎo)體集成電路集成NPN晶體管的無(wú)源寄生效應(yīng).

寄生電阻resrb1JSIT

半導(dǎo)體集成電路n+rb2N-epiP-Sirb3rc3rc2rcP+P+n+n+-BLBCPE集成NPN晶體管的無(wú)源寄生效應(yīng).

PN電容.

擴(kuò)散電容—反映少子存儲(chǔ)電荷與偏壓的關(guān)系，反

偏時(shí)由于少子耗盡，可以不考慮。.

勢(shì)壘電容—PN結(jié)勢(shì)壘區(qū)體現(xiàn)出的電容效應(yīng).電極引線延伸電極電容—一般可以忽略JSIT

半導(dǎo)體集成電路.

寄生電容P+集成NPN晶體管的無(wú)源寄生效應(yīng)JSIT

半導(dǎo)體集成電路

CjCN-epin+

CjEB

ECjS

CjSP-Sin+-BLCjECjCCjSP+n+CP集成MOS管中的有源寄生效應(yīng)JSIT

半導(dǎo)體集成電路一、場(chǎng)區(qū)寄生MOS管（場(chǎng)開(kāi)啟MOS管）（采用等平面工藝，

rl

減小表面臺(tái)階）

2.采用場(chǎng)區(qū)注入，

提1.加厚場(chǎng)氧化層厚度JSIT

半導(dǎo)體集成電路高襯底表面濃度二、寄生雙極晶體管消除寄生雙極晶體管影響的措施：P襯底接最低電位N襯底接最高電位使MOS管源漏區(qū)與襯底形成的二極管

不處于正偏狀態(tài)JSIT

半導(dǎo)體集成電路

pp

pp

n

n

n

n

N-subP-sub必要條件：1.兩個(gè)發(fā)射結(jié)均正偏2.

βnpn*βpnp>

13.IPower>IH三、寄生可控硅—

閂鎖效應(yīng)寄生PNPN可控硅結(jié)構(gòu)寄生可控硅一旦被觸發(fā)，

電流巨

增，

將燒毀芯片。JSIT

半導(dǎo)體集成電路P-sub閂鎖效應(yīng)的預(yù)防一、版圖設(shè)計(jì)1、加粗電源線和地線2、增加電源、地線的接觸孔3、增加擴(kuò)散區(qū)間距；4、采用保護(hù)環(huán)結(jié)構(gòu)二、工藝結(jié)構(gòu)1、采用外延襯底2、采用SOI（Silicon-on-Insulator）

結(jié)構(gòu)JSIT

半導(dǎo)體集成電路作業(yè)1、畫(huà)出集成NPN管的剖面結(jié)構(gòu)示意圖，

并說(shuō)明

各部分；2、橫向PNP管的版圖設(shè)計(jì)中為何常用多個(gè)集電

極或采用集電極環(huán)繞發(fā)射極的結(jié)構(gòu)？3、抑制集成NPN管中的寄生效應(yīng)的措施有哪些

?JSIT

半導(dǎo)體集成電路JSIT

半導(dǎo)體集成電路集成二極管一般集成二極管1.B-C短接VF=VBEFBV=BVBECj=

CeCp=

Cs無(wú)寄生PNP管效應(yīng)

P-S____________ub●

JSIT

半導(dǎo)體集成電路P+P+─——__________________——____P

EB

C

N

–-epiN+N+實(shí)際芯片中BC短接的二極管JSIT

半導(dǎo)體集成電路一般集成二極管2.B-E短接VF=VBCFBV=BVBCCj

=

CcCp=

Cs有寄生PNP管效應(yīng)

P-S____________ub●

JSIT

半導(dǎo)體集成電路P+P+─——__________________——____P

EB

C

N

–-epiN+N+一般集成二極管3.C-E短接VF=VBCFBV=BVBECj

=

Cc+

CeCp=

Cs有寄生PNP管效應(yīng)

P-S____________ub

JSIT

半導(dǎo)體集成電路P+P+─——__________________——____P

B

E

C

N

–-epiN+N+一般集成二極管4.C開(kāi)路VF=VBEFBV=BVBECj

=

CeCp=

Cc*Cs

/(Cc+

Cs）有寄生PNP管

P-S____________ub

JSIT

半導(dǎo)體集成電路P+P+─——__________________——____P

B

E

C

N

–-epiN+N+一般集成二極管5.E開(kāi)路VF=VBCFBV=BVBCCj

=

CcCp=

Cs有寄生PNP管

P-S____________ub●

JSIT

半導(dǎo)體集成電路P+P+─——__________________——____P

EB

C

N

–-epiN+N+一般集成二極管6.單獨(dú)BC結(jié)VF=VBCFBV=BVBCCj

=

CcCp=

Cs有寄生PNP管JSIT

半導(dǎo)體集成電路

P-SubP+

P+N

–-epiP

B

C

N+一般集成二極管7.單獨(dú)SC結(jié)VF=VSCFBV=BVSCCj

=

CsCp=

0無(wú)寄生PNP管N

–-epi

P-Sub

N+

JSIT

半導(dǎo)體集成電路P+

P+C一般集成二極管?

BC短接二極管，

因?yàn)闆](méi)有寄生PNP效應(yīng)，

且存儲(chǔ)時(shí)間最短，

正向壓降低，

應(yīng)用最為廣泛JSIT

半導(dǎo)體集成電路.齊納二極管.穩(wěn)壓二極管JSIT

半導(dǎo)體集成電路BC短接的反向工作三極管n+n+P-Sin+P+P+PN-.肖特基二極管.金屬和半導(dǎo)體接觸.

肖特基接觸—具有整流特性.歐姆接觸JSIT

半導(dǎo)體集成電路Al電極+_________________.

特點(diǎn)：.

正向?qū)▔航敌?

開(kāi)關(guān)時(shí)間短.

反向擊穿電壓較高JSIT

半導(dǎo)體集成電路P-S?.

npn管工作要進(jìn)入飽和狀態(tài)時(shí)，SBD導(dǎo)通，

最終使npn管不會(huì)進(jìn)入飽和狀態(tài)JSIT

半導(dǎo)體集成電路.

肖特基鉗位晶體管P-S?

肖特基鉗位晶體管普通NPN晶體管CESBDBJSIT

半導(dǎo)體集成電路電阻器.P-SubN+

●

A

BN+P+JSIT

半導(dǎo)體集成電路1基區(qū)硼擴(kuò)散電阻BVCCCJCCJSN

–-epiP

l

IVCCP+A瘦形電阻折迭電阻[

L

]WL

WL1L3L5L6R

=

R□

[

+

2k1

+ffiieeff11LLW

W

JSIT

半導(dǎo)體集成電路1基區(qū)硼擴(kuò)散電阻Weff

=

W

+2mXjn

k2

]胖形電阻R

=

R□

L

L

L7L4L2W設(shè)計(jì)電阻時(shí)的考慮因素1、端頭修正：

端頭處電力線彎曲，且電流線大多從引線孔電阻條的一邊流入，側(cè)面和背面流入的電流極少。k1表示端頭對(duì)總電阻的貢獻(xiàn)2、拐角修正：

折疊形電阻在拐角處的電力線分布不

均勻。

k2表示拐角對(duì)總電阻的貢獻(xiàn)3、橫向擴(kuò)散：

有效基區(qū)寬度與光刻基區(qū)寬度不一樣。

m表示橫向擴(kuò)散修正因子4、

電流容量：

為避免過(guò)熱燒壞，有最大電流限制，

決定電阻的最小寬度JSIT

半導(dǎo)體集成電路一般用來(lái)制作磷橋或小電阻JSIT

半導(dǎo)體集成電路2發(fā)射區(qū)磷擴(kuò)散電阻N+P+

P+A

BA

BN

–-epiN

–-epiP-SubP+N+N+P阻值大面積小精度低寄生電容大多用于小電流，

小電壓情況A

B

N+

PN

–-epiP-SubJSIT

半導(dǎo)體集成電路3基區(qū)溝道電阻VDDN+N+P+P+

A

B

P

PN

–-epi

P-Sub

N+

橫向擴(kuò)散小，可控性高一般用來(lái)制作精度高的大阻值電阻JSIT

半導(dǎo)體集成電路4離子注入電阻N+

VDDP+P+L5外延層電阻和外延溝道電阻LL

’JSIT

半導(dǎo)體集成電路P+

P+A

BA

BN

–-epiN

–-epiP+PP-SubN+N+N+N+可承受較高電壓；

橫向擴(kuò)散嚴(yán)重

;不存在寄生PNP效應(yīng)

;可做高值電阻比外延層電阻阻值更高JSIT

半導(dǎo)體集成電路外延溝道電阻外延層電阻?多晶硅電阻?有源區(qū)電阻?

阱電阻?MOS管電阻6MOS電路中常用的電阻JSIT

半導(dǎo)體集成電路JSIT

半導(dǎo)體集成電路實(shí)際芯片中的電阻電阻類(lèi)型電阻有關(guān)參數(shù)電阻大小單位最小值典型值最大值多晶1（Poly1）電阻方塊電阻100/10Ω/151923電壓系數(shù)100/21/V--4.1E-62E-3溫度系數(shù)100/21/

°C--5E-42E-3多晶2低阻（poly2）

電阻方塊電阻100/10Ω/485562電壓系數(shù)100/21/V--1.66E-46.5E-4溫度系數(shù)100/21/

°C--1.42E-45E-4多晶2高阻（poly2）

電阻方塊電阻100/10Ω/150019002300電壓系數(shù)100/21/V---2E-4-1.05E-5溫度系數(shù)100/21/

°C---3.32E-3-1.37E-2N阱（NWELL）電阻方塊電阻100/10Ω/90010001100電壓系數(shù)100/21/V--8.24E-36E-2溫度系數(shù)100/21/

°C--5.74E-32E-2CSMC0.5um工藝中電阻的特性JSIT

半導(dǎo)體集成電路CSMC0.5um工藝中電阻的特性JSIT

半導(dǎo)體集成電路JSIT

半導(dǎo)體集成電路電容器

N+

P-Sub

N+

.Cj1

示

Cj2

ACjs

GND1

PN結(jié)電容反偏PN結(jié)電容：電容值隨反向偏壓增加而單調(diào)下降N+

P-SubN+

●—。

BCj

—

ACjs

JSIT

半導(dǎo)體集成電路P+

P+

BA

RbBReRcsP+

P+N

–-epi

B

A

GND

Rcs

RbP+P

P-

Sub

N+

CMOS=

A

oJSIT

半導(dǎo)體集成電路CMOSB2

MOS電容P+

P+DSC

CJSN

–-epiB

A

APN結(jié)電容—利用反偏PN結(jié)，

電容與PN結(jié)面積和所加的偏置電壓大小有關(guān)?MOS電容—利用MOS結(jié)構(gòu)?相較而言，MOS電容√

電極可根據(jù)需要施加正負(fù)電壓，

比較靈活√

電容值穩(wěn)定，

與外加電壓大小無(wú)關(guān)JSIT

半導(dǎo)體集成電路3

其他電容poly感應(yīng)溝道SubJSIT

半導(dǎo)體集成電路多晶硅MOS電容器實(shí)際芯片中

1

1（a）

（b）

（

c）

（d）

的MOS電容

-

61JSIT

半導(dǎo)體集成電路GND

VDD

雙層多晶硅MOS電容器優(yōu)點(diǎn)：1、性能穩(wěn)定；2、寄生電容??；缺點(diǎn)：?jiǎn)挝幻娣e電容值小JSIT

半導(dǎo)體集成電路雙層多晶硅MOS電容器3

其他電容電壓系數(shù)參數(shù)PIP電容值溫度系數(shù)泄露電流1.65E-4典型值0.723.98E-50.13--1/V單位最小值fF/μm20.551/

°C--pA/pF--6.26E-4最大值0.851.52E-40.3Sub作業(yè)1、最常用的集成二極管類(lèi)型是哪兩種，

為什

么？2、設(shè)硼擴(kuò)散方塊電阻RS=200Ω/□

,

現(xiàn)有一硼擴(kuò)散電阻R=2k，

其中該電阻條寬W=10μm，試計(jì)算電阻的條長(zhǎng)L=

？μm。3、簡(jiǎn)述肖特基箝位三極管的工作原理。JSIT

半導(dǎo)體集成電路第三章雙極型數(shù)字單元電路VBC(正偏)反向工作區(qū)飽和區(qū)(反偏)(正偏)截止區(qū)(反

正))向工作區(qū)反向工作區(qū)IB

IEIC飽和工作區(qū)CVCESE正向工作區(qū)IB

IEIC截止區(qū)

CB

I

EJSIT

半導(dǎo)體集成電路E_____1

-

npn

CIC=IB+IEIE=IB+ICVBE2022-10-31BB二極管——

晶

體管耦合邏輯電路（DTL）電阻——

晶體管耦合邏輯電

路（RTL）JSIT

半導(dǎo)體集成電路D

D2F晶體管——

晶體管耦合邏輯電路（TTL）R1B1兩管單元TTL與非門(mén)2022-10-31JSIT

半導(dǎo)體集成電路簡(jiǎn)易TTL與非門(mén)A

CCBBVCCB2VOT1T2R2幾個(gè)假設(shè)：1.發(fā)射極正向壓降，

取VbeF=0.7V，2.集電結(jié)正向壓降，

取VbcF=0.6~0.7V。3.

晶體管飽和壓降，

VceS

＝0.3V晶體管深飽和時(shí)，

因Ic幾乎為零，

取VceS

＝0.1V

簡(jiǎn)易TTL與非門(mén)2022-10-31JSIT

半導(dǎo)體集成電路

兩管單元TTL與非門(mén)工作原理VOA

B

CR1B1VCCVCCA

B

C4K4K4K4KB2B1T1T2R2R2R14KIC11V4KB2R1R2B10.4VT2管的集電結(jié)反偏，

Ic1很小，滿足βIB1>>

Ic1，

T1管深飽和，VCES1=0.1V，VB2=0.4V輸出高電平時(shí)電路供給負(fù)載門(mén)的電流

簡(jiǎn)易TTL與非門(mén)

2022-10-31VB1被嵌位在1VIB1=

(VCC-1V)/R1

=5V-1V/4K=1mAVOL=0.3V

VB1

=VBE1+VOL=0.3V+0.7V

=1VJSIT

半導(dǎo)體集成電路1.

輸入信號(hào)中至少有一個(gè)為低電平的情況VCCIOH4KT1VOH=VCC-IOHR2T2管截止,R2B24KT2VOL=0.3VVCCVOR1B1A

B

CA

B

C2.

輸入信號(hào)全為高電平VOH=5VVB1

=VBC1+VBE2=0.7V+0.7V=1.4VVB1被嵌位在1.4VT1管的發(fā)射結(jié)反偏,集電

結(jié)正偏,工作在反向有源

區(qū),集電極電流是流出的,T2I

))電R

為

:IB=2

=V

I1C.14=VI/B41K+=b0I

IB1

∴

IB（22（

<0.9

)R14VIT2管飽和，T2管的飽和電壓VCES=0.3V∴VOL=0.3VJSIT

半導(dǎo)體集成電路簡(jiǎn)易TTL與非門(mén)A

VOH=5VCCBB4K

R21.2022-10-31IC1VCC▲B(niǎo)24KB1開(kāi)態(tài)：

輸入全為高電平或浮空T1

反向工作T2

飽和輸出低電平關(guān)態(tài)：

輸入有低電平T1

深飽和T2

截止輸出高電平3.

小結(jié)VCCJSIT

半導(dǎo)體集成電路T2

T1F=A.B

.CAB

CR2R1FVL截止

VW

VOH

:輸出電平為邏輯

”1

”時(shí)的最大輸出電區(qū)

VOL

:輸出電平為邏輯

”0

”時(shí)的最小輸出電VIL

:仍能維持輸出為邏輯

”1

”的最大輸入VIH

:仍能維持輸出為邏輯

”0

”的最小輸入0.4

ViNL

:低電平噪聲容限VOL

VIL

VIH

VOHVNH

:高電平噪聲容限VNL

VNH

VL

:邏輯擺幅

VW

:過(guò)渡區(qū)寬度2022-10-3100區(qū)區(qū)88導(dǎo)導(dǎo)通通兩管單元TTL與非門(mén)的靜態(tài)特性把電路簡(jiǎn)化成非門(mén)來(lái)討論Vo4VOH321VOL0JSIT

半導(dǎo)體集成電路1.

電壓傳輸特性單位:V電路所能承受噪聲信號(hào)干擾的能力最大允許

最小允許VI

VO

L

HJSIT

半導(dǎo)體集成電路VOH

VOL2022-10-312.抗干擾能力VIH

VOL噪聲噪聲電壓電壓+有效低電平輸出噪聲噪聲幅值+VOL<VIL輸入低電平

有效范圍JSIT

半導(dǎo)體集成電路低噪聲容限噪聲幅值<

VIL-

VOL輸入高電平

有效范圍噪聲幅值+VIH<VOH噪聲幅值<VOH-VIH噪聲有效高電平輸出高噪聲容

限VNL=VIL-

VOLVNH=VOH-

VIH低電平高電

平過(guò)渡區(qū)VIH

VoutVinVOLVOHVDDVIL2022-10-310VOHVNHVO

(V)VNLVOLVILJSIT

半導(dǎo)體集成電路VNH=VOH-VIHVNL=VIL-VOLVi

(V)2022-10-31VIHVLVOHVO

(V)VOLVOHVO

(V)VOLVOHVO

(V)VOLJSIT

半導(dǎo)體集成電路哪張圖表示的電路抗干擾能力更好？Vi

(V)Vi

(V)Vi

(V)VIHVILVILVIHVILVIH2022-10-31VOH=VCC-IOH.R2VOL=

VCES2VL=

VOH–

VOLVIL

≈VI*

(剛導(dǎo)通)VIH

≈VI*

(飽和導(dǎo)通)VW

=

VIH

-

VILVNL

=

VIL

-VOLVNH=

VOH

-

VIH3.6V0.3V

3.3V0.6V0.7V0.

1V

0.3V2.9VJSIT

半導(dǎo)體集成電路VCCVO4K

R2

4KR1B1A

B

CB2T2T1能夠驅(qū)動(dòng)多少個(gè)同類(lèi)負(fù)載門(mén)正常工作JSIT

半導(dǎo)體集成電路3.負(fù)載能力N0扇出...2022-10-311）

求低電平輸出時(shí)的扇出負(fù)載電流IC=IOL=NLI

ILIL是指當(dāng)電路中有一個(gè)輸入

端接地時(shí)，

從這個(gè)輸入端流入地的電流IIL=

(VCC-VBE1)/R1JSIT

半導(dǎo)體集成電路VCCVOVCCVOB1B2T

’1N個(gè)4K

R2T

’22022-10-31。。IILIILVCCICA

B

C4K4K4K4K4KT1T1T2T2R1。2）

求高電平輸出時(shí)的扇出負(fù)載電流IC=IOH=NH

IIH入接高電平時(shí)的輸入電流JSIT

半導(dǎo)體集成電路IH指電路中只有一個(gè)輸VCCVOVCCVOB1N個(gè)2022-10-31。。IIHIIHVCCICA

B

C4K4K4K4K4K4KB2T1T2T1T1T2T2R2R1。4.

直流功耗P=ICC*VCC?靜態(tài)功耗：

電路導(dǎo)通和截止時(shí)的功耗1.空載導(dǎo)通電源電流ICCL

:3.

電路

平均靜態(tài)功耗：2022-10-31JSIT

半導(dǎo)體集成電路2.空載截止電源電流ICCH

:VCCVO4K

R2R1B14KA

B

CB2T1T2■接觸孔集電區(qū)

□基區(qū)

□發(fā)射區(qū)

電阻

■電源線

2022-10-31

Gnd

JSIT

半導(dǎo)體集成電路簡(jiǎn)易TTL與非門(mén)的版圖VCC簡(jiǎn)易TTL與非門(mén)的缺點(diǎn)1.抗干擾能力小2.

電路輸出端負(fù)載能力弱3.IB2太小，

導(dǎo)通延遲改善小四管單元與非門(mén)JSIT

半導(dǎo)體集成電路VCCVOR1B12022-10-31A

B

CB2T1T2R2四管標(biāo)準(zhǔn)TTL與非門(mén)T2T2管的引入提高了抗干擾能力R1B1ABC四管單元TTL與非門(mén)有源負(fù)載的引入提高了電路的負(fù)載能力VCCR3◆電路抗干擾能力小◆電路輸出端負(fù)載能力弱

◆IB2小，

導(dǎo)通延遲較大JSIT

半導(dǎo)體集成電路兩管單元TTL與非門(mén)T3T4VOT2B2T1R2B2

T1R1B12022-10-31VCCA

B

CVOR2關(guān)態(tài)：

輸入有低電平T1

深飽和T2

截止T4

截止T3-D導(dǎo)通輸出高電平開(kāi)態(tài)：

輸入全為高電

平或浮空T1

反向工作T2

飽和T4

飽和T3-D截止B1

21.V15

×

T

V√B20.31R1

R2T2

×IJSIT

半導(dǎo)體集成電路1V0.3

0.7VT3T4×√√××√輸出低電平VCCVOR3V1.T2管使電路低電平噪聲容限VNL提高了一個(gè)結(jié)壓降，

因此電路

抗干擾能力增強(qiáng)。2.T3、

T4構(gòu)成推挽輸出（又稱(chēng)圖騰柱輸出）

，

使電路負(fù)載能力

增強(qiáng)。3.T4基極驅(qū)動(dòng)電流增大，

電路導(dǎo)通延遲得到改善。2022-10-31A

B

CB1B2T1VO電平移位作用JSIT

半導(dǎo)體集成電路。

B2T3T4

T1

VCCVOR1R2R3IR1B1T2180VCCA

B

CT2R2R4騫P+N-epin+-BLP-SubN+二極管D：防止T3

、T4同時(shí)導(dǎo)通一般與T4管做在一起JSIT

半導(dǎo)體集成電路N+P+P+NP輸出從低電平向高電平轉(zhuǎn)變時(shí)，

由于二極管PN結(jié)中有大量存儲(chǔ)電荷，

但是電路沒(méi)有泄放回路，

只能慢慢消失，對(duì)于電路工作速度有一定影響JSIT