第七章數(shù)字集成電路及其應(yīng)用中國(guó)石油大學(xué)（華東）控制科學(xué)與工程學(xué)院7.2集成邏輯門電路及其應(yīng)用

與分立元件相比，集成邏輯門具有速度快、可靠性高和微型化等優(yōu)點(diǎn)，目前分立元件電路已被集成電路替代。在實(shí)際應(yīng)用中，廣泛使用的是TTL和CMOS集成電路。TTL與非門電路三態(tài)門使用集成門注意事項(xiàng)7.2.1TTL門電路(Transistor-Transistor-Logic)+5VFR4R2R13kT2R5R3T3T4T1T5b1c1ABC1.TTL與非門F&ABC

集成電路對(duì)使用者來(lái)說(shuō)是極為方便的，特別是中、大規(guī)模集成電路，使用者可以不必了解內(nèi)部結(jié)構(gòu)和工作原理，只要從手冊(cè)中查出該電路的真值表、引腳功能圖和電參數(shù)就能合理的使用該集成電路。UCCGND141312111098123456774LS00&&&&TTL與非門的主要參數(shù)F&ABC(1)電壓傳輸特性（2）輸出高電平UOH(3.6V,UOH(min)=2.4V),

輸出低電平UOL(0.3V,UOL(max)=0.4V)（3）輸入高電平UIH(3.6V,

UIH(min)=1.8V:Uon),

輸入低電平UIL(0.3V,

UIL(max)=0.8V:Uoff)（4）抗干擾容限（5）扇出系數(shù)（6）工作速度(平均傳輸延遲時(shí)間)看書(shū)P213~215

0高阻0

0

1

1

0

1

11

1

0

111

1

10

表示任意態(tài)

邏輯狀態(tài)表ABEF三態(tài)與非門邏輯符號(hào)&FEBAEN3.三態(tài)門(Tri-StateGate)2.集電極開(kāi)路的與非門（OC門）略輸出高阻功能表&FEBA邏輯符號(hào)EN表示低電平有效輸出高阻功能表1

高阻0

0

0

1

0

1

01

1

0

011

1

00

表示任意態(tài)

邏輯狀態(tài)表ABEF三態(tài)門應(yīng)用：（1）可實(shí)現(xiàn)用一條總線分時(shí)輪流傳送多路信號(hào);“1”“0”“0”總線&A1B1E1&A2B2E2&A3B3E3A1

B1（2）可實(shí)現(xiàn)數(shù)據(jù)的雙向傳輸。總線&A0&EENENFPQE=1高阻態(tài)總線&A0&EENENFPQE=0高阻態(tài)7.2.2CMOS門電路（了解）

CMOS電路的特點(diǎn)１、靜態(tài)功耗小;２、電源電壓范圍寬（318V）;5、集成度高，宜于實(shí)現(xiàn)大規(guī)模集成。

3、抗干擾能力強(qiáng);4、扇出系數(shù)大;50CMOS為ComplementaryMetalOxideSemiconductor(互補(bǔ)對(duì)稱金屬氧化物半導(dǎo)體)的簡(jiǎn)稱。但是CMOS電路的延遲時(shí)間較大，所以工作速度低于TTL門電路。高速CMOS電路HCMOS的工作速度接近于LSTTL電路的工作速度。在功能方面，CMOS門電路與TTL門電路是相同的。CMOS與TTL兩大類門混合使用時(shí)，必須采用適當(dāng)?shù)慕涌诩夹g(shù)。當(dāng)CMOS電路的電源電壓為5V時(shí)，它可以與低功耗TTL電路直接兼容。

7.2.3使用集成門注意事項(xiàng)1）74系列：標(biāo)準(zhǔn)TTL系列，PCC=10mW，tPd=9ns2）74L系列：低功耗系列，PCC=1mW，tPd=33ns3）74H系列：高速系列，PCC=22mW，tPd=6ns4）74S系列：肖特基系列，PCC=109mW，tPd=3ns5）74LS系列：低功耗肖特基系列，PCC=2mW，tPd=9ns74系列開(kāi)頭的是民用產(chǎn)品，54系列開(kāi)頭的是軍用產(chǎn)品。1.TTL產(chǎn)品系列電源電壓有：額定電源電壓和極限電源電壓額定電源電壓指正常工作時(shí)電源電壓的允許大?。篢TL電路為5±5％（54系列為5±10％）；CMOS電路為3～15V（4000B系列為3～18V）。極限電源電壓指超過(guò)該電源電壓器件將永久損壞：TTL電路為7V；4000系列CMOS電路為18V。2.電源要求：

輸入高電平電壓應(yīng)大于UIHmin而小于電源電壓；輸入低電平應(yīng)大于0而小于UILmax,輸入電平小于0或大于電源電壓將有可能損壞集成電路。

除OC門和三態(tài)門外普通門電路輸出不能并聯(lián)；否則可能燒壞器件。門電路輸出帶同類門的個(gè)數(shù)不得超過(guò)扇出系數(shù)，否則可能造成狀態(tài)不穩(wěn)定；在高速時(shí)帶負(fù)載數(shù)盡可能少。3.輸入電壓要求：4.輸出負(fù)載要求：

與非門的多余輸入端應(yīng)接高電平，或非門的多余輸入端應(yīng)接低電平，以保證正常的邏輯功能。1)與非門的不用輸入端的處理AB&懸空AB&AB&＋VCC5.多余輸入端的處理2)或非門的不用輸入端的處理≥1AB≥1AB第七章數(shù)字集成電路及其應(yīng)用中國(guó)石油大學(xué)（華東）控制科學(xué)與工程學(xué)院7.3組合邏輯電路

在數(shù)字系統(tǒng)中，可將邏輯電路按邏輯功能劃分為組合邏輯電路和時(shí)序邏輯電路兩大類。組合邏輯電路（CombinationalLogicCircuit）是指該電路在任一時(shí)刻的輸出穩(wěn)定狀態(tài)，僅取決于該時(shí)刻的輸入信號(hào)，而與輸入信號(hào)作用之前電路所處的狀態(tài)無(wú)關(guān)。從電路結(jié)構(gòu)上看，組合邏輯電路僅由門電路組成，電路中無(wú)記憶元件，輸入與輸出之間無(wú)反饋。7.3組合邏輯電路

組合邏輯電路x1x2xmZ1Z2Zn……Z=F(X)組合邏輯電路的分析組合邏輯電路的設(shè)計(jì)常用中規(guī)模組合邏輯電路及其應(yīng)用主要內(nèi)容：7.3組合邏輯電路7.3.1組合邏輯電路的分析(1)由邏輯圖寫(xiě)出輸出端的邏輯表達(dá)式；(2)運(yùn)用邏輯代數(shù)化簡(jiǎn)或變換；(3)列出邏輯真值表；(4)分析邏輯功能。1.分析步驟：已知邏輯電路確定邏輯功能7.3組合邏輯電路2.分析舉例例：分析圖中所示電路的邏輯功能。AB&&&&F

（1）由輸入變量A、B開(kāi)始，按順序?qū)懗龈鬟壿嬮T的輸出，可以得到該電路的邏輯表達(dá)式;解：7.3組合邏輯電路7.3組合邏輯電路（2）運(yùn)用邏輯代數(shù)基本定律進(jìn)行化簡(jiǎn)或變換;（3）根據(jù)表達(dá)式列出真值表;ABF000011011110（4）說(shuō)明電路的邏輯功能。當(dāng)A、B相異時(shí)，輸出為1

，相同時(shí)，輸出為0。是異或邏輯關(guān)系。例:分析圖中所示電路的邏輯功能。AB&&F&11解：（1）根據(jù)已知邏輯電路圖寫(xiě)出邏輯表達(dá)式；7.3組合邏輯電路（2）運(yùn)用邏輯代數(shù)基本定律進(jìn)行化簡(jiǎn)或變換；（3）根據(jù)表達(dá)式列出真值表；ABF001011011001（4）說(shuō)明電路的邏輯功能。當(dāng)A、B相同時(shí)，輸出為1，相異時(shí)，輸出為0。是同或邏輯關(guān)系。7.3組合邏輯電路例：分析如圖所示的組合邏輯電路。解：（1）寫(xiě)出輸出函數(shù)F的邏輯表達(dá)式；AF1BF1CF1F≥1

C&&

ABC&&BAF17.3組合邏輯電路（2）函數(shù)式化簡(jiǎn)；（3）列寫(xiě)真值表；00001111ABCF0011001101010101000000117.3組合邏輯電路00001111ABCF001100110101010100000011

由真值表可知，只有當(dāng)輸入變量A、B、C相同時(shí)，即全為0或全為1時(shí)，輸出才為1。輸入變量不一致時(shí)輸出為0。故可用這個(gè)電路來(lái)判別輸入信號(hào)是否一致，一般稱為“一致電路”。（4）說(shuō)明功能。7.3組合邏輯電路

通過(guò)分析可見(jiàn)，原來(lái)電路用5個(gè)門實(shí)現(xiàn)，經(jīng)化簡(jiǎn)后可用3個(gè)門實(shí)現(xiàn)。

F≥1ABC&≥1

7.3組合邏輯電路7.3.2組合邏輯電路的設(shè)計(jì)根據(jù)邏輯功能要求邏輯電路設(shè)計(jì)

實(shí)現(xiàn)組合邏輯電路設(shè)計(jì)時(shí)，基于選用器件的不同，有著不同的設(shè)計(jì)方法，一般的設(shè)計(jì)方法有：2)用中規(guī)模集成電路（MSI）功能模塊實(shí)現(xiàn)組合邏輯電路；3)

用大規(guī)模集成電路，即編程邏輯器件PLD，用編程軟件來(lái)實(shí)現(xiàn)組合邏輯設(shè)計(jì)。1)用小規(guī)模集成電路（SSI），即集成門電路，采用數(shù)字設(shè)計(jì)的經(jīng)典方法來(lái)設(shè)計(jì)組合邏輯電路；7.3組合邏輯電路(1)由邏輯要求，列出真值表；(2)由真值表寫(xiě)出邏輯表達(dá)式；(3)化簡(jiǎn)和變換邏輯表達(dá)式；(4)畫(huà)出邏輯電路圖。

用小規(guī)模集成電路（SSI），即集成門電路的設(shè)計(jì)步驟為：7.3組合邏輯電路例:

某工廠有A、B、C三個(gè)車間和一個(gè)自備電站，站內(nèi)有兩臺(tái)發(fā)電機(jī)G1和G2，G1的容量是G2的兩倍。如果一個(gè)車間開(kāi)工，只需G2運(yùn)行即可滿足要求；如果兩個(gè)車間開(kāi)工，只需G1運(yùn)行；如果三個(gè)車間同時(shí)開(kāi)工，則G1和G2均需運(yùn)行。試畫(huà)出控制G1和G2運(yùn)行的邏輯圖。

設(shè)：A、B、C分別表示三個(gè)車間的開(kāi)工狀態(tài)：

開(kāi)工為“1”，不開(kāi)工為“0”；

G1和

G2運(yùn)行為“1”，不運(yùn)行為“0”。(1)根據(jù)邏輯要求列真值表首先假設(shè)邏輯變量取“0”、“1”的含義。7.3組合邏輯電路

邏輯要求：如果一個(gè)車間開(kāi)工，只需G2運(yùn)行即可滿足要求；如果兩個(gè)車間開(kāi)工，只需G1運(yùn)行；如果三個(gè)車間同時(shí)開(kāi)工，則G1和G2均需運(yùn)行。開(kāi)工“1”不開(kāi)工“0”運(yùn)行“1”不運(yùn)行“0”101001010011100110111000ABC

G1G200010111011010017.3組合邏輯電路(2)由狀態(tài)表寫(xiě)出邏輯表達(dá)式；(3)化簡(jiǎn)邏輯式；1）在真值表上找出輸出為1的行；2）將這一行中所有自變量寫(xiě)成乘積項(xiàng)，當(dāng)變量的真值為“1”時(shí)寫(xiě)為原變量，當(dāng)變量的真值為“0”時(shí)寫(xiě)為原變量的反變量；3）將所有乘積項(xiàng)邏輯加，便得到邏輯函數(shù)表達(dá)式。101001010011100110111000ABC

G1G200010111011010017.3組合邏輯電路(4)用“與非”門構(gòu)成邏輯電路。7.3組合邏輯電路例：設(shè)計(jì)三人表決電路（A、B、C）。每人一個(gè)按鍵，如果同意則按下，不同意則不按。結(jié)果用指示燈表示，多數(shù)同意時(shí)指示燈亮，否則不亮。

A、B、C分別表示三人按鍵的狀態(tài)，鍵按下為“1”，不按為“0”。

F表示指示燈的亮滅，燈亮為“1”，不亮為“0”。

兩個(gè)人（包括兩個(gè)人）以上同意，指示燈亮。(1)根據(jù)邏輯要求列真值表；101001010011100110111000ABC

F

000101117.3組合邏輯電路(2)由狀態(tài)表寫(xiě)出邏輯表達(dá)式；(3)

化簡(jiǎn)邏輯表達(dá)式；(4)用與非門實(shí)現(xiàn)邏輯函數(shù)；7.3組合邏輯電路101001010011100110111000ABC

F

00010111&&&&ABCF(5)畫(huà)電路圖。7.3組合邏輯電路7.3.3常用中規(guī)模組合邏輯電路及其應(yīng)用數(shù)據(jù)選擇器加法器編碼器譯碼器7.3組合邏輯電路1.數(shù)據(jù)選擇器

在數(shù)字電路中，當(dāng)需要進(jìn)行遠(yuǎn)距離多路數(shù)字傳輸時(shí)，為了減少傳輸線的數(shù)目，發(fā)送端常通過(guò)一條公共傳輸線，其原理如圖所示。使能端數(shù)據(jù)選擇器數(shù)據(jù)分配器發(fā)送端接收端IYD0D1D2D3SA1A0傳輸線A0A1D0D1D2D3S數(shù)據(jù)選擇控制數(shù)據(jù)分配控制7.3組合邏輯電路（1）四選一數(shù)據(jù)選擇器

常用的MSI數(shù)據(jù)選擇器(Multiplexer,簡(jiǎn)稱MUX)有四選一數(shù)據(jù)選擇器、八選一數(shù)據(jù)選擇器。輸入數(shù)據(jù)輸出數(shù)據(jù)使能端D0D1D2D3WEA1A0選擇控制端7.3組合邏輯電路四選一MUX的功能表使能選通輸出EA0A1W10000001100110D3D2D1D0

ED0D1D2D3A0A1WMUX四選一MUX邏輯符號(hào)7.3組合邏輯電路4選1數(shù)據(jù)選擇器輸出邏輯函數(shù)7.3組合邏輯電路●●&&&&≥1WD01○D1D2D3●●●●●1○1○●●EA1A074LS153邏輯電路圖（2）八選一數(shù)據(jù)選擇器EWMUXA2A1A0D0D1D2D3D4D5D6D7邏輯符號(hào)7.3組合邏輯電路101001010011100110111000D0D1D2D3D4D5D6D7×××0100000000功能表E

A2

A1A0W

E=1時(shí)，選擇器禁止工作，W=0；

E=0時(shí)，選擇器工作。7.3組合邏輯電路101001010011100110111000D0D1D2D3D4D5D6D7×××0100000000功能表E

A2

A1A0W（3）數(shù)據(jù)選擇器的應(yīng)用１）對(duì)多路數(shù)據(jù)進(jìn)行選擇；２）實(shí)現(xiàn)邏輯函數(shù)，設(shè)計(jì)組合邏輯電路。7.3組合邏輯電路例：用四選一數(shù)據(jù)選擇器，實(shí)現(xiàn)函數(shù)解：將F與Y比較，令A(yù)1＝A，A0＝B，Y＝F，（1）寫(xiě)出４選１數(shù)據(jù)選擇器的輸出函數(shù)等式左右相等，可推出:D1=D2=1

D0=D3=0（2）接線圖7.3組合邏輯電路ED0D1D2D3A0A1WMUXF0110AB用８選１數(shù)據(jù)選擇器實(shí)現(xiàn)（1）寫(xiě)出８選１數(shù)據(jù)選擇器的輸出函數(shù)（2）將F轉(zhuǎn)換為與或表達(dá)式將F與Y比較，令A(yù)2=A，A1=B，A0=C，F(xiàn)=Y例：分別用8選１數(shù)據(jù)選擇器和4選１數(shù)據(jù)選擇器實(shí)現(xiàn)邏輯函數(shù)F=A⊕B⊕C。解：7.3組合邏輯電路D1=D2=D4=D7=1

D0=D3=D5=D6=0（3）接線圖等式左右相等，可推出7.3組合邏輯電路EWMUXA2A1A0D0D1D2D3D4D5D6D701101001ABCF用４選１數(shù)據(jù)選擇器實(shí)現(xiàn)邏輯函數(shù)F=A⊕B⊕C（1）寫(xiě)出４選１數(shù)據(jù)選擇器的輸出函數(shù)（2）將F轉(zhuǎn)換為與或表達(dá)式將F與Y

比較，令A(yù)1=A，A0=B，F(xiàn)=Y7.3組合邏輯電路(３)接線圖等式左右兩邊相等得:7.3組合邏輯電路ED0D1D2D3A0A1WMUXFABCCCC用MUX實(shí)現(xiàn)邏輯函數(shù)步驟總結(jié)：(1)首先將要實(shí)現(xiàn)的邏輯函數(shù)轉(zhuǎn)換成與或表達(dá)式；(2)寫(xiě)出所給MUX的輸出函數(shù)表達(dá)式；(3)將要實(shí)現(xiàn)的函數(shù)中的變量按次序接入選通端，

并將此變量代入MUX的輸出函數(shù)表達(dá)式后，與

要實(shí)現(xiàn)的邏輯函數(shù)相對(duì)照，便可得出結(jié)果。設(shè)計(jì)時(shí)采用函數(shù)式比較法。7.3組合邏輯電路2.編碼器

在數(shù)字系統(tǒng)中為了區(qū)分一系列不同的事物，總是將每個(gè)事物用二進(jìn)制代碼表示，這種用二進(jìn)制代碼表示某種信息的過(guò)程稱為編碼。

實(shí)現(xiàn)編碼功能的電路稱為編碼器。編碼器的邏輯功能：把輸入的高、低電平信號(hào)編成一個(gè)對(duì)應(yīng)的二進(jìn)制代碼。若有n個(gè)信號(hào)，設(shè)需要m位二進(jìn)制代碼，應(yīng)滿足：n≤2m(1)概述7.3組合邏輯電路編碼器功能示意圖高低電平二進(jìn)制代碼n個(gè)信號(hào)m位二進(jìn)制代碼滿足條件：n≤2m普通優(yōu)先二進(jìn)制二－十進(jìn)制

n個(gè)輸入中，每次只能對(duì)一個(gè)信號(hào)進(jìn)行編碼，同一時(shí)刻不允許兩個(gè)信號(hào)同時(shí)出現(xiàn)。7.3組合邏輯電路zm-1x0x1xn-1z0z1編碼器······(2)普通編碼器

要把A、B、C、D共4個(gè)信號(hào)編成對(duì)應(yīng)的二進(jìn)制代碼輸出，根據(jù)組合邏輯電路的設(shè)計(jì)步驟和編碼器的特點(diǎn)，試設(shè)計(jì)一個(gè)普通二進(jìn)制編碼器。1)根據(jù)要求列出真值表；2)由真值表寫(xiě)邏輯函數(shù)表達(dá)式；3)根據(jù)表達(dá)式畫(huà)電路圖。7.3組合邏輯電路10000100001000011)根據(jù)要求列出真值表ABCDY1Y000011011輸入輸出輸入變量用A,B,C,D表示“1”表示有信號(hào)輸入,“0”表示無(wú)信號(hào)輸入;輸出變量用Y1,Y0表示。7.3組合邏輯電路2）根據(jù)真值表寫(xiě)出每位的邏輯函數(shù)表達(dá)式BD+DC+Y1=Y0=Y1

≥1Y0

≥1

ABCD+5V+5V+5V+5V7.3組合邏輯電路3）電路圖1000010000100001ABCDY1Y000011011輸入輸出二-十進(jìn)制編碼器十個(gè)輸入需要幾位輸出？四位輸入：I0

I9輸出：Y0

Y3列出狀態(tài)表如下：8421編碼將十個(gè)狀態(tài)（對(duì)應(yīng)于十進(jìn)制的十個(gè)數(shù)碼）編制成BCD碼。7.3組合邏輯電路輸入變量用I0-I9表示,“1”表示有信號(hào)輸入,“0”表示無(wú)信號(hào)輸入;輸出變量用Y0-Y3表示;輸入高電平有效

1000000000000000010010I0I1I2I3I4I5I6I7I8I9Y3Y2Y1Y000110100010101100111100010010100000000001000000000010000000000100000000001000000000010000000000100000000001000000000017.3組合邏輯電路

輸入輸出

輸入變量用“0”表示有信號(hào)輸入,“1”表示無(wú)信號(hào)輸入;輸出變量用BCD反碼表示;輸入低電平有效11111111101111111101111111101111111101111111101111111101111111101111111101111111011001111000輸入輸出I0I1I2I3I4I5I6I7I8I910111111110111111111Y3Y2Y1Y01001101010111100110111101111不表示邏輯非，只表示低電平有效7.3組合邏輯電路(3)優(yōu)先編碼器

上述編碼器每次只允許一個(gè)輸入信號(hào)為1,如果同時(shí)有多個(gè)輸入信號(hào)為1時(shí)，其輸出將產(chǎn)生混亂。

例如：當(dāng)計(jì)算機(jī)所控制的外設(shè)（鍵盤(pán)、打印機(jī)、磁盤(pán)）同時(shí)要求工作時(shí)，由于計(jì)算機(jī)同一時(shí)間只能做一件事，所以計(jì)算機(jī)就要按事先編好的優(yōu)先順序，使外設(shè)按優(yōu)先級(jí)別工作。

能識(shí)別這類服務(wù)請(qǐng)求信號(hào)的優(yōu)先級(jí)別，并進(jìn)行編碼的邏輯電路，稱為優(yōu)先編碼器。7.3組合邏輯電路3.譯碼器

譯碼是編碼的反過(guò)程，它是將代碼的組合譯成一個(gè)特定的輸出信號(hào)。譯碼器代碼高低電平分類:二進(jìn)制譯碼器，又稱為n-2n線譯碼器二－十進(jìn)制譯碼器顯示譯碼器7.3組合邏輯電路譯碼器的一般原理圖A0A1An-1譯碼器Z0Z1Zm-1nmE

使能輸入端二進(jìn)制碼高低電平7.3組合邏輯電路(1)二進(jìn)制譯碼器將n種輸入的組合譯成2n種電路狀態(tài)。也稱n—2n線譯碼器。譯碼器的輸入一組二進(jìn)制代碼譯碼器的輸出一組高低電平信號(hào)4個(gè)2位譯碼器二進(jìn)制代碼高低電平信號(hào)7.3組合邏輯電路A1Y0A01111

0111101111011110S00

0

11

01

1100002－4線譯碼器74LS139邏輯狀態(tài)表Y1Y2Y31615141312111091234567874LS139Vcc2A02A11A01A1GND譯碼器74LS139邏輯管腳排列圖A0、A1是輸入端Y0~Y3是輸出端

S

是使能端7.3組合邏輯電路例：利用2-4線譯碼器分時(shí)將外設(shè)數(shù)據(jù)送入計(jì)算機(jī)。2-4線譯碼器ABCD三態(tài)門三態(tài)門三態(tài)門總線三態(tài)門7.3組合邏輯電路000全為1工作原理：（以A1A0=00為例）數(shù)據(jù)2-4線譯碼器ABCD三態(tài)門三態(tài)門三態(tài)門總線三態(tài)門脫離總線7.3組合邏輯電路(2)二-十進(jìn)制譯碼器

輸入變量A3A2A1A0是8421BCD碼，輸出是相應(yīng)的十進(jìn)制中的0-9（輸出低電平有效），試用與非門來(lái)設(shè)計(jì)這種譯碼器。(1)根據(jù)要求列出真值表(2)有真值表寫(xiě)邏輯表達(dá)式(3)畫(huà)邏輯電路圖7.3組合邏輯電路

二–十進(jìn)制譯碼器真值表00000000111111110000111100001111001100110011001101010101010101010111111111101111111111011111111110111111111101111111111011111111110111111111101111111111011111111110A3

A2

A1

A0Y0

Y1

Y2

Y3

Y4

Y5

Y6

Y7

Y8

Y9偽碼在SSI設(shè)計(jì)時(shí)為了降低成本，可把它們作為無(wú)關(guān)項(xiàng)，以使電路最簡(jiǎn)。在LSI設(shè)計(jì)時(shí)，往往把可靠性放在首位，不應(yīng)使之出現(xiàn)。7.3組合邏輯電路00000000111111110000111100001111001100110011001101010101010101010111111111111111101111111111111111011111111111111110111111111111111101111111111111111011111111111111110111111111111111101111111111111111011111111111111110111111A3

A2

A1

A0Y0

Y1

Y2

Y3

Y4

Y5

Y6

Y7

Y8

Y9偽碼

二–

十進(jìn)制譯碼器真值表7.3組合邏輯電路二—十進(jìn)制譯碼器的邏輯符號(hào)7.3組合邏輯電路Y0A3A2A1A074LS42Y1Y2Y4Y9Y8Y7Y6Y5Y3二-十進(jìn)制編碼(3)七段顯示譯碼器的設(shè)計(jì)

在數(shù)字系統(tǒng)中,經(jīng)常需要把測(cè)量或運(yùn)算結(jié)果用十進(jìn)制數(shù)碼直觀的顯示出來(lái).實(shí)現(xiàn)這種功能的邏輯電路稱為數(shù)碼顯示器。數(shù)碼顯示器顯示器件0123456789abcdefgabcdefg顯示譯碼器7.3組合邏輯電路鍵盤(pán)編碼與顯示譯碼組合電路的設(shè)計(jì)編碼顯示譯碼電路框圖ABCDEFG譯碼器I0I1I2I3I4I5I6I7I8I9A3A2A2A0編碼器Y3Y2Y1Y0

fbcdeagLED顯示器7.3組合邏輯電路

圖中所示為7段字符顯示器。它由7個(gè)條形發(fā)光二極管構(gòu)成，另外有一個(gè)點(diǎn)形LED顯示小數(shù)點(diǎn)。1)七段字符顯示器7.3組合邏輯電路abcdefgPabcdefgP共陰極連接共陽(yáng)極連接abcdefgP+E2)七段顯示譯碼器的設(shè)計(jì)

要求：輸入是8421BCD碼,輸出a,b,…g去驅(qū)動(dòng)七段顯示器,使顯示器顯示與8421BCD碼相對(duì)應(yīng)的十進(jìn)制數(shù)。7.3組合邏輯電路A3A2A1A0bcdefgaabcdefgR×7

七段顯

示

譯碼器A3

A2

A1

A0a

b

c

d

e

f

g

00000000111111110000111100001111001100110011001101010101010101011111110011000011011011111001011001110110110011111111000011111111110011abcdefg無(wú)關(guān)項(xiàng)函數(shù)邏輯表達(dá)式：電路圖（略）：

根據(jù)要求列出真值表7.3組合邏輯電路加法器:

實(shí)現(xiàn)二進(jìn)制加法運(yùn)算的電路。進(jìn)位0

0

0

0

11+10101010不考慮低位來(lái)的進(jìn)位半加器實(shí)現(xiàn)要考慮低位來(lái)的進(jìn)位全加器實(shí)現(xiàn)二進(jìn)制：0，1兩個(gè)數(shù)碼，“逢二進(jìn)一”。4.加法器7.3組合邏輯電路兩個(gè)輸入，A，B表示兩個(gè)同位相加的數(shù)兩個(gè)輸出，

S表示本位的和，

C表示向高位的進(jìn)位。半加器：邏輯表達(dá)式半加器邏輯狀態(tài)表A

B

S

C00000110101011017.3組合邏輯電路邏輯符號(hào)：COABSC

邏輯圖&=1ABSC7.3組合邏輯電路AiBiCi-1SiCi000001010011100101110111SiCi表示本位的和表示向高位的進(jìn)位AiBi表示兩個(gè)同位相加的數(shù)Ci-1表示低位來(lái)的進(jìn)位0010100110010111全加器：實(shí)現(xiàn)兩個(gè)一位二進(jìn)制數(shù)相加，且考慮來(lái)自低位的進(jìn)位。7.3組合邏輯電路邏輯表達(dá)式7.3組合邏輯電路AiBiCi-1SiCi0000010100111001011101110010100110010111半加器構(gòu)成的全加器>1BiAiCi-1SiCiCO

CO

邏輯符號(hào)COAiBiSiCi

CICi-17.3組合邏輯電路第七章數(shù)字集成電路及其應(yīng)用中國(guó)石油大學(xué)（華東）控制科學(xué)與工程學(xué)院7.4集成觸發(fā)器組合邏輯電路：任一時(shí)刻的輸出僅取決于該時(shí)刻的輸入，而與過(guò)去的輸入輸出無(wú)關(guān)。時(shí)序邏輯電路：任一時(shí)刻的輸出不僅取決于該時(shí)刻的輸入，而與過(guò)去的狀態(tài)有關(guān)。即時(shí)序邏輯電路具有記憶功能

數(shù)字邏輯電路根據(jù)其工作特點(diǎn)和結(jié)構(gòu)的不同可分為兩大類：觸發(fā)器是構(gòu)成時(shí)序邏輯電路的基本單元。7.4集成觸發(fā)器觸發(fā)器（FlipFlop）：

能夠存儲(chǔ)一位二進(jìn)制數(shù)（一個(gè)“0”或一個(gè)“1”）的基本存儲(chǔ)單元電路。FQQ一個(gè)或多個(gè)輸入觸發(fā)器的框圖Q端的狀態(tài)代表觸發(fā)器的狀態(tài)Q=1時(shí)稱觸發(fā)器處于”1”態(tài)Q=0時(shí)稱觸發(fā)器處于”0”態(tài)7.4集成觸發(fā)器

兩個(gè)基本特點(diǎn)：1、一定的輸入信號(hào)可以使觸發(fā)器置于“0”態(tài)或“1”態(tài)；2、去掉輸入信號(hào)以后，觸發(fā)器的狀態(tài)能長(zhǎng)期保存，直至有新的輸入信號(hào)使其改變狀態(tài)為止。

按功能分類：

R-S觸發(fā)器、J-K觸發(fā)器、D觸發(fā)器、T觸發(fā)器等。FQQ一個(gè)或多個(gè)輸入7.4集成觸發(fā)器1.基本R-S觸發(fā)器兩互補(bǔ)輸出端兩輸入端反饋線與非門7.4.1R-S觸發(fā)器&QQG1&G2SDRD7.4集成觸發(fā)器

觸發(fā)器輸出與輸入的邏輯關(guān)系1001設(shè)觸發(fā)器原態(tài)為“1”態(tài)。翻轉(zhuǎn)為“0”態(tài)(1)SD=1，RD=01010&QQG1&G2SDRD7.4集成觸發(fā)器設(shè)原態(tài)為“0”態(tài)1001110觸發(fā)器保持“0”態(tài)不變復(fù)位端0(1)SD=1，RD=0結(jié)論:不論觸發(fā)器原來(lái)為何種狀態(tài)，當(dāng)SD=1，RD=0時(shí)，使觸發(fā)器置“0”或稱為復(fù)位。&QQG1&G2SDRD7.4集成觸發(fā)器01設(shè)原態(tài)為“0”態(tài)011100翻轉(zhuǎn)為“1”態(tài)(2)SD=0，RD=1&QQG1&G2SDRD7.4集成觸發(fā)器設(shè)原態(tài)為“1”態(tài)0110001觸發(fā)器保持“1”態(tài)不變置位端1(2)SD=0，RD=1結(jié)論:不論觸發(fā)器原來(lái)為何種狀態(tài)，當(dāng)SD=0，RD=1時(shí)，使觸發(fā)器置“1”或稱為置位。&QQG1&G2SDRD7.4集成觸發(fā)器11設(shè)原態(tài)為“0”態(tài)010011保持為“0”態(tài)(3)SD=1，RD=1&QQG1&G2SDRD7.4集成觸發(fā)器設(shè)原態(tài)為“1”態(tài)1110001觸發(fā)器保持“1”態(tài)不變1(3)SD=1，RD=1結(jié)論:不論觸發(fā)器原來(lái)為何種狀態(tài)，當(dāng)SD=1，RD=1時(shí)，觸發(fā)器保持原來(lái)的狀態(tài)。即觸發(fā)器具有保持、記憶功能。&QQG1&G2SDRD7.4集成觸發(fā)器1100(4)SD=0，RD=0&QQG1&G2SDRD禁止加該信號(hào)7.4集成觸發(fā)器邏輯符號(hào)QQSDRD基本R－S

觸發(fā)器狀態(tài)表SDRDQn+1100置0011置111Qn

保持00不確定（應(yīng)禁止）功能現(xiàn)態(tài)Qn:電路在某個(gè)考查瞬間時(shí)所處的狀態(tài)。次態(tài)Qn+1:電路在考查瞬間時(shí)的輸入組合作用下，將要達(dá)到的那個(gè)新的狀態(tài)，即下一個(gè)考查瞬間時(shí)所處的狀態(tài)。低電平有效7.4集成觸發(fā)器

而翻轉(zhuǎn)到何種狀態(tài)由輸入信號(hào)決定,從而出現(xiàn)了各種時(shí)鐘控制的觸發(fā)器。鐘控觸發(fā)器也叫同步觸發(fā)器。

基本RS觸發(fā)器具有直接置1、置0功能。但在實(shí)際中，通常要求觸發(fā)器按一定的時(shí)間節(jié)拍動(dòng)作，即讓輸入信號(hào)的作用受時(shí)鐘脈沖CP(ClockPulse的縮寫(xiě))的控制。2.鐘控RS觸發(fā)器&QQG1&G2SDRD7.4集成觸發(fā)器基本R-S觸發(fā)器控制電路時(shí)鐘脈沖&G1&G2SDRDQQ&G4SR&G3CP7.4集成觸發(fā)器&G1&G2SDRDQQ&G4SR&G3CPSD，RD用于預(yù)置觸發(fā)器的初始狀態(tài)。工作過(guò)程中應(yīng)處于高電平，對(duì)電路工作狀態(tài)無(wú)影響。SDRDQ100111017.4集成觸發(fā)器當(dāng)CP=0時(shí)011R，S

輸入狀態(tài)不起作用，基本R-S觸發(fā)器狀態(tài)不變。

被封鎖被封鎖&G1&G2SDRDQQ&G4SR&G3CP7.4集成觸發(fā)器當(dāng)CP=1時(shí)1打開(kāi)觸發(fā)器狀態(tài)由R，S

輸入狀態(tài)決定。11打開(kāi)&G1&G2SDRDQQ&G4SR&G3CP7.4集成觸發(fā)器

觸發(fā)器的翻轉(zhuǎn)時(shí)刻受CP控制（CP高電平時(shí)翻轉(zhuǎn)），而觸發(fā)器的狀態(tài)由R，S的狀態(tài)決定。當(dāng)CP=1時(shí)1打開(kāi)(1)S=0,R=00011觸發(fā)器保持原態(tài)觸發(fā)器狀態(tài)由R，S

輸入狀態(tài)決定。11打開(kāi)&G1&G2SDRDQQ&G4SR&G3CP7.4集成觸發(fā)器1101010(2)S=0,R=1觸發(fā)器置“0”11&G1&G2SDRDQQ&G4SR&G3CP7.4集成觸發(fā)器1010101(3)S=1,R=011觸發(fā)器置“1”&G1&G2SDRDQQ&G4SR&G3CP7.4集成觸發(fā)器1110011(4)S=1,R=1禁止加該信號(hào)!&G1&G2SDRDQQ&G4SR&G3CP7.4集成觸發(fā)器RSQn+100Qn10001111禁止邏輯狀態(tài)表Qn—時(shí)鐘脈沖到來(lái)前觸發(fā)器的狀態(tài)，稱為現(xiàn)態(tài)；Qn+1—時(shí)鐘脈沖到來(lái)后觸發(fā)器的狀態(tài)，稱為次態(tài)。CP高電平時(shí)觸發(fā)器狀態(tài)由R、S確定。邏輯符號(hào)7.4集成觸發(fā)器 Q QSDRDCPSR保證兩個(gè)觸發(fā)器同時(shí)動(dòng)作7.4集成觸發(fā)器 Q QSDRDCPSR Q QSDRDCPSRC例：畫(huà)出鐘控R－S

觸發(fā)器的輸出波形RDSRQRSQn+100Qn10001111禁止邏輯狀態(tài)表空翻現(xiàn)象：在一個(gè)時(shí)鐘脈沖期間觸發(fā)器翻轉(zhuǎn)一次以上。SD17.4集成觸發(fā)器觸發(fā)方式：是指觸發(fā)器在時(shí)鐘脈沖的什么階段才有可能接受輸入信號(hào)，來(lái)改變狀態(tài)。電位觸發(fā)方式邊沿觸發(fā)方式

在約定鐘控信號(hào)電平（CP=1或CP=0）期間，觸發(fā)器接受輸入信號(hào)，并根據(jù)輸入信號(hào)來(lái)改變狀態(tài)。而在非約定鐘控信號(hào)期間，不論信號(hào)如何變化，都不影響輸出。

觸發(fā)器僅在CP某一約定跳變到來(lái)時(shí)，才接受信號(hào)。在CP=0和CP=1時(shí)，輸入信號(hào)的變化不會(huì)引起觸發(fā)器輸出狀態(tài)的變化。CP7.4集成觸發(fā)器7.4.2J-K觸發(fā)器狀態(tài)表邊沿觸發(fā)(保持功能)(置“0”功能)(置“1”功能)(計(jì)數(shù)功能)SD

、RD為直接置1、置0端，不受時(shí)鐘控制，低電平有效，觸發(fā)器工作時(shí)SD

、RD應(yīng)接高電平。7.4集成觸發(fā)器00110101Qn

01

QnJKQn+1SDCPRDQQJK邏輯符號(hào)7.4.2J-K觸發(fā)器狀態(tài)表邊沿觸發(fā)(保持功能)(置“0”功能)(置“1”功能)(計(jì)數(shù)功能)SD

、RD為直接置1、置0端，不受時(shí)鐘控制，低電平有效，觸發(fā)器工作時(shí)SD

、RD應(yīng)接高電平。7.4集成觸發(fā)器00110101Qn

01

QnJKQn+1SDCPRDQQJK邏輯符號(hào)J－K觸發(fā)器工作波形圖舉例0CPJKQ置1置0翻轉(zhuǎn)翻轉(zhuǎn)設(shè)觸發(fā)器的初始狀態(tài)Q=0下降沿觸發(fā)7.4集成觸發(fā)器00110101Qn

01

QnJKQn+1JCPKQQQJCPKCPD(J)KQ設(shè)觸發(fā)器的初始狀態(tài)Q=0上升沿觸發(fā)7.4集成觸發(fā)器00110101Qn

01

QnJKQn+1JCPKQQQDCP1J、K端各有三個(gè)輸入的J-K觸發(fā)器的邏輯符號(hào)7.4集成觸發(fā)器JCPKQQJ1J2J3K1K2K3SDRD7.4.3D觸發(fā)器DQn+10011邏輯狀態(tài)表T觸發(fā)器邏輯狀態(tài)表TQn+10Qn1Qn7.4集成觸發(fā)器邏輯符號(hào)邏輯符號(hào)SDCPRDQQDSDCPRDQQT例:時(shí)鐘CP及輸入信號(hào)D

的波形如圖所示，試畫(huà)出各觸發(fā)器輸出端Q的波形，設(shè)各輸出端Q的初始狀態(tài)為0。7.4集成觸發(fā)器DCPQQQ1DCPDCPQQQ2DCPCPDQ1DQn+10011邏輯狀態(tài)表上升沿觸發(fā)7.4集成觸發(fā)器DCPQQQ1DCPCPDQ2DQn+10011邏輯狀態(tài)表下降沿觸發(fā)7.4集成觸發(fā)器DCPQQQ2DCP7.4.4觸發(fā)器應(yīng)用舉例1.消除抖動(dòng)電路QSDRD＋VCCSRKSRQSDRDQ100置0011置111不變保持功能7.4集成觸發(fā)器2.四人搶答電路Vcc74LS175管腳排列圖1615141312111091234567874LS175Q1GNDD1D2Q2CPQ3D3D4Q474LS175邏輯狀態(tài)表

CPDQn+1

011100×↑↑×107.4集成觸發(fā)器LED

四人搶答電路工作原理：搶答前清“0”C1Q1Q&G174LS175S1+5VS2S3S4&G3&G2+5VC1D2D3D4D2Q4Q4Q3Q3Q2QCLR0000111101截止開(kāi)啟7.4集成觸發(fā)器C1Q1Q&G174LS175S1+5VS2S3S4&G3&G2+5VC1D2D3D4D2Q4Q4Q3Q3Q2QCLR搶答開(kāi)始，若S1先被按下，1D

=“1”1000亮01導(dǎo)通響0封鎖各觸發(fā)器狀態(tài)保持不變7.4集成觸發(fā)器7.5時(shí)序邏輯電路時(shí)序邏輯電路同步時(shí)序邏輯電路異步時(shí)序邏輯電路

所有觸發(fā)器的時(shí)鐘輸入端都與同一個(gè)時(shí)鐘脈沖源相連。

并非所有觸發(fā)器的時(shí)鐘輸入端都與同一個(gè)時(shí)鐘脈沖源相連。7.5時(shí)序邏輯電路第七章數(shù)字集成電路及其應(yīng)用中國(guó)石油大學(xué)（華東）控制科學(xué)與工程學(xué)院7.5.1時(shí)序邏輯電路的分析

分析一個(gè)時(shí)序邏輯電路，就是根據(jù)已知的時(shí)序電路圖，從中找出電路的狀態(tài)和輸出在輸入變量和時(shí)鐘信號(hào)作用下的變化規(guī)律，從而發(fā)現(xiàn)電路的邏輯功能。(1）首先判斷是同步還是異步；(2）由電路圖寫(xiě)出各觸發(fā)器輸入端的邏輯表達(dá)式；(3）根據(jù)邏輯表達(dá)式和觸發(fā)器的邏輯功能，列寫(xiě)邏輯狀態(tài)轉(zhuǎn)換表；(4）說(shuō)明該時(shí)序邏輯電路的狀態(tài)變化規(guī)律和邏輯功能。7.5時(shí)序邏輯電路分析圖示TTL時(shí)序邏輯電路的邏輯功能。例：解：1）由圖可見(jiàn)是一個(gè)同步計(jì)數(shù)器，CP下降沿觸發(fā)。2）列寫(xiě)輸入端的邏輯表達(dá)式：J2=K2=Q1n

Q0nJ1=K1=Q0nJ0=K0=17.5時(shí)序邏輯電路CPQ0CP0>J0K0RQ1CP1>J1K1RQ2CP2>J2K2RCrQ0：來(lái)一個(gè)計(jì)數(shù)脈沖，觸發(fā)器狀態(tài)翻轉(zhuǎn)一次；Q1：當(dāng)Q0＝1時(shí)，再來(lái)一個(gè)計(jì)數(shù)脈沖觸發(fā)器狀態(tài)才翻轉(zhuǎn)，其他時(shí)刻狀態(tài)不變；Q2：只有當(dāng)Q1Q0＝11時(shí)，再來(lái)一個(gè)計(jì)數(shù)脈沖觸發(fā)器狀態(tài)才翻轉(zhuǎn)，其他時(shí)刻狀態(tài)不變。7.5時(shí)序邏輯電路CPQ0CP0>J0K0RQ1CP1>J1K1RQ2CP2>J2K2RCrCPQ2nQ1nQ0n

J2

K2

J1

K1

J0K0

Q2n+1

Q1n+1

Q0n+1

Q1nQ0nQ0nQ0n

初態(tài)控制端次態(tài)000001010011100101110111001010011100101110111000000011001111000011111111000011001111000011111111123456783）列寫(xiě)狀態(tài)轉(zhuǎn)換表，分析其狀態(tài)轉(zhuǎn)換過(guò)程。117.5時(shí)序邏輯電路Q1nQ0n000100011001010101110111４）狀態(tài)轉(zhuǎn)移圖５）綜上分析，該電路為:同步三位二進(jìn)制(八進(jìn)制)加法計(jì)數(shù)器。7.5時(shí)序邏輯電路fCPQ0Q1Q2f/2f/4f/87.5時(shí)序邏輯電路三位二進(jìn)制加法計(jì)數(shù)器，最大只能計(jì)到7。四位二進(jìn)制加法計(jì)數(shù)器，最大只能計(jì)到？15七位二進(jìn)制加法計(jì)數(shù)器，最大只能計(jì)數(shù)到？8分頻16分頻如果輸入脈沖頻率為512kHz，最高位觸發(fā)器輸出脈沖頻率？127512128=4128分頻7.5時(shí)序邏輯電路分析圖示TTL電路的邏輯功能。解：1）各級(jí)觸發(fā)器的時(shí)鐘來(lái)源不同，除第一級(jí)時(shí)鐘脈沖輸入端由外加計(jì)數(shù)脈沖控制外，其余各級(jí)時(shí)鐘脈沖輸入端與前一級(jí)的輸出端相連。各觸發(fā)器動(dòng)作時(shí)刻不一致，是異步計(jì)數(shù)器。例：7.5時(shí)序邏輯電路CPQ0CP0>J0K0RQ1CP1>J1K1RQ2CP2>J2K2RCr2）根據(jù)所給電路圖寫(xiě)出各觸發(fā)器輸入端的邏輯表達(dá)式;J2=K2=1J1=K1=1J0=K0=13）根據(jù)邏輯表達(dá)式和觸發(fā)器的邏輯功能，列寫(xiě)邏輯狀態(tài)轉(zhuǎn)換表;每來(lái)一個(gè)計(jì)數(shù)脈沖下降沿，Q0輸出翻轉(zhuǎn)一次；當(dāng)Q０由1變0時(shí)，Q1輸出翻轉(zhuǎn)一次；當(dāng)Q１由1變0時(shí)，Q2輸出翻轉(zhuǎn)一次。7.5時(shí)序邏輯電路CPQ0CP0>J0K0RQ1CP1>J1K1RQ2CP2>J2K2RCrJ2K2J1K1J0K00001111110010011111110010111111011011111111010011111110110111111101101111111111111111110111111001000CP123456789011011007.5時(shí)序邏輯電路4）狀態(tài)轉(zhuǎn)移圖5)綜上分析，該電路為異步三位二進(jìn)制（八進(jìn)制）加法計(jì)數(shù)器。7.5時(shí)序邏輯電路0001000110010101011101111）CP同時(shí)加到觸發(fā)器F0和F2的脈沖輸入端，而F1的脈沖輸入端與Q0相連，因而是異步計(jì)數(shù)器。解：2）寫(xiě)出輸入端的邏輯表達(dá)式J2=Q1Q0

，K2=1

J1=K1=1

J0=Q2

，K0=1

3）列寫(xiě)狀態(tài)轉(zhuǎn)換表，分析其狀態(tài)轉(zhuǎn)換過(guò)程7.5時(shí)序邏輯電路分析圖示TTL電路是幾進(jìn)制計(jì)數(shù)器。例：CPQ0CP0F0>J0K0Q1CP1F1>J1K1Q2CP2F2>J2K2CP

Q2nQ1n

Q0n

J2

K2

J1

K1

J0K0Q2n+1

Q1n+1

Q0n+1

Q2n1111123450000010100111000111110111110111111111110111010010100111000007.5時(shí)序邏輯電路Q1nQ0n

111

110101111101011101011101010000010結(jié)論：經(jīng)檢驗(yàn)，可以自動(dòng)啟動(dòng)。0001000110010101011101114）狀態(tài)轉(zhuǎn)換圖5）綜上分析，上圖電路為異步五進(jìn)制（加法）計(jì)數(shù)器。7.5時(shí)序邏輯電路7.5.2常用中規(guī)模時(shí)序邏輯電路及其應(yīng)用

寄存器是數(shù)字系統(tǒng)常用的邏輯部件，它用來(lái)存放數(shù)碼或指令等。它由觸發(fā)器和門電路組成。一個(gè)觸發(fā)器只能存放一位二進(jìn)制數(shù)，存放n

位二進(jìn)制時(shí)，要n個(gè)觸發(fā)器。按功能分?jǐn)?shù)碼寄存器移位寄存器1.寄存器7.5時(shí)序邏輯電路RD..QDF0d0.Q.DF1d1.d2Q.DF2QDF3d3&Q0&Q1&Q2&Q3僅有寄存數(shù)碼的功能。

(1)數(shù)碼寄存器：清零寄存指令00001101寄存數(shù)碼1101觸發(fā)器狀態(tài)不變?nèi)?shù)指令11017.5時(shí)序邏輯電路不僅能寄存數(shù)碼，還有移位的功能。

所謂移位，就是每來(lái)一個(gè)移位脈沖，寄存器中所寄存的數(shù)據(jù)就向左或向右順序移動(dòng)一位。按移位方式分類：?jiǎn)蜗蛞莆患拇嫫?、雙向移位寄存器。(2)移位寄存器：寄存器左移(a)寄存器右移(b)寄存器雙向移位(c)7.5時(shí)序邏輯電路0000計(jì)數(shù)器CPQ1Q0Q2Q30001001000110100010101100111100010011010101111001101111011110000二進(jìn)制計(jì)數(shù)器

計(jì)數(shù)器（Counter）是能對(duì)輸入脈沖的個(gè)數(shù)進(jìn)行計(jì)數(shù)的電路，是數(shù)字電路和計(jì)算機(jī)中廣泛應(yīng)用的一種邏輯部件。典型的數(shù)字系統(tǒng)中都含有計(jì)數(shù)器，不僅可以計(jì)數(shù)，還可用于定時(shí)、分頻、時(shí)序控制等。2.計(jì)數(shù)器7.5時(shí)序邏輯電路0000計(jì)數(shù)器CPQ1Q0Q2Q30001001000110100010101100111100010010000十進(jìn)制計(jì)數(shù)器0000計(jì)數(shù)器CPQ1Q0Q2Q30001001000110100010101100111＊＊＊＊0000Ｎ進(jìn)制計(jì)數(shù)器7.5時(shí)序邏輯電路0000計(jì)數(shù)器CPQ1Q0Q2Q30001001000110100010101100000加法計(jì)數(shù)器0000計(jì)數(shù)器CPQ1Q0Q2Q30110減法計(jì)數(shù)器0101010000110010000100007.5時(shí)序邏輯電路分類加法計(jì)數(shù)器減法計(jì)數(shù)器可逆計(jì)數(shù)器(按計(jì)數(shù)功能)異步計(jì)數(shù)器同步計(jì)數(shù)器(按計(jì)數(shù)脈沖引入方式)

二進(jìn)制計(jì)數(shù)器十進(jìn)制計(jì)數(shù)器

N

進(jìn)制計(jì)數(shù)器(按計(jì)數(shù)制)7.5時(shí)序邏輯電路

計(jì)數(shù)器

用穩(wěn)態(tài)觸發(fā)器構(gòu)成如：JK觸發(fā)器、D觸發(fā)器

用各種類型的中規(guī)模集成計(jì)數(shù)器構(gòu)成任意進(jìn)制計(jì)數(shù)器會(huì)分析會(huì)設(shè)計(jì)7.5時(shí)序邏輯電路(1)四位同步二進(jìn)制加法計(jì)數(shù)器74LS1617.5時(shí)序邏輯電路PTLDCLRCP1111計(jì)數(shù)

并行輸入保持保持（CO=0）清零74LS161功能表0111×

×

01×

011×

×

×0×××TCLRCoLDP74LS161>CPD3D2D1D0Q3Q2Q1Q01）清零功能：當(dāng)CLR＝0，不管有