基于CMOS電路技術(shù)的低壓集成運(yùn)放電路設(shè)計(jì)摘要近年來，隨著系統(tǒng)芯片（SOC）的發(fā)展以及亞微米技術(shù)的日益成熟，各種微電子產(chǎn)品迅猛發(fā)展并在各行各業(yè)中廣泛應(yīng)用，其對(duì)電池等電源的高度依賴性，導(dǎo)致了在低壓低功耗方面對(duì)模擬電路提出了更嚴(yán)格的要求。然而由于IC電池技術(shù)相比電子系統(tǒng)的落后情況，甚至有些新能源電池電壓低于MOS管閾值電壓，并且，由于CMOS工藝快速發(fā)展，器件尺寸隨之縮小，擊穿電壓不斷降低，更是對(duì)低壓技術(shù)的一個(gè)挑戰(zhàn)。本論文主要完成了以下的幾項(xiàng)工作：1、對(duì)比研究：了解集成運(yùn)放在低壓低功耗領(lǐng)域的相關(guān)研究及最新發(fā)展?fàn)顩r。仔細(xì)比較和研究了低壓運(yùn)放領(lǐng)域幾種主流的設(shè)計(jì)方法，對(duì)相關(guān)電路的工作原理和結(jié)構(gòu)有更深入的了解。在已有的相關(guān)知識(shí)與技術(shù)的基礎(chǔ)上，設(shè)計(jì)一個(gè)低壓集成運(yùn)放，并驗(yàn)證自己的方案。2、電路設(shè)計(jì)：根據(jù)CMOS電路技術(shù)的原理及要求，設(shè)計(jì)其各部分的具體電路形式，如軌對(duì)軌的輸入結(jié)構(gòu)，共源共柵的增益結(jié)構(gòu)，整個(gè)運(yùn)放電路的電流源以及輸出電路結(jié)構(gòu)。首先保證運(yùn)放的電源電壓在1.8V的情況下能夠達(dá)到80dB的增益，其次對(duì)運(yùn)放的其他各項(xiàng)技術(shù)指標(biāo)進(jìn)行仿真和分析。3、版圖設(shè)計(jì)：在版圖的設(shè)計(jì)上，采用了一些新的先進(jìn)的設(shè)計(jì)方法，較深入的討論了晶體管的匹配在電路版圖設(shè)計(jì)中的作用。關(guān)鍵詞：低電壓；低功耗；CMOS運(yùn)放；軌對(duì)軌目錄集成低壓運(yùn)放電路的研究與設(shè)計(jì) i摘要 i1.緒論 11.1課題研究的背景與意義 11.2國內(nèi)外研究現(xiàn)狀 21.3本文的主要研究內(nèi)容 31.4本文的組織結(jié)構(gòu) 32.運(yùn)算放大器的理論基礎(chǔ) 42.1MOS模擬集成電路優(yōu)勢 42.2MOS器件的結(jié)構(gòu)與IV特性 42.3運(yùn)算放大器的性能指標(biāo) 63.低壓集成運(yùn)放設(shè)計(jì)技術(shù) 83.1浮柵工藝 83.1.1可編程器件中的浮柵技術(shù) 83.1.2運(yùn)放中的準(zhǔn)浮柵技術(shù) 83.2襯底驅(qū)動(dòng) 103.2.1襯底驅(qū)動(dòng)的原理 103.2.2襯底驅(qū)動(dòng)的MOS管特性分析 113.2.3基于襯底驅(qū)動(dòng)的運(yùn)放 113.3共源共柵結(jié)構(gòu) 123.3.1最基本的共源共柵放大器 133.3.2改進(jìn)型共源共柵結(jié)構(gòu) 143.3.3套筒式共源共柵 153.3.4折疊式共源共柵 163.4軌對(duì)軌結(jié)構(gòu) 184.低壓集成運(yùn)放的設(shè)計(jì)與仿真 214.1低壓集成運(yùn)放的設(shè)計(jì)思路 214.2低壓運(yùn)放電路結(jié)構(gòu)設(shè)計(jì) 214.3運(yùn)放仿真結(jié)果 244.3.1直流傳輸特性 264.3.2輸入共模電壓范圍 274.3.3輸出電壓擺幅 284.3.4運(yùn)放的增益與相位裕度 284.3.5密勒補(bǔ)償后的增益與相位裕度 294.4運(yùn)放的版圖設(shè)計(jì) 315.總結(jié)與展望 325.1本文的工作總結(jié) 325.2本文工作展望 32參考文獻(xiàn) 34 1.緒論1.1課題研究的背景與意義模擬信號(hào)在自然界中廣泛存在著是眾所周知的。因此，可以說是現(xiàn)實(shí)世界具有模擬屬性，模擬電路技術(shù)承擔(dān)著數(shù)據(jù)轉(zhuǎn)換、信息傳遞的功能。可以說，模擬技術(shù)是一座橋梁，連接著真實(shí)世界與集成技術(shù)。然而，現(xiàn)如今大多數(shù)的信號(hào)處理主要是利用數(shù)字領(lǐng)域的技術(shù)。20世紀(jì)80年代以來，集成電路技術(shù)快速發(fā)展著。人們可以在一塊芯片上集成的模擬電路模塊越來越多，功能越來越復(fù)雜。處理器中每秒可以進(jìn)行的操作可達(dá)數(shù)萬億次[1]。在實(shí)際系統(tǒng)功能實(shí)現(xiàn)與工藝技術(shù)方面，要求集成電路工藝在模擬與數(shù)字方面必須保持兼容。因此數(shù)字應(yīng)用的快速發(fā)展必然需要模擬應(yīng)用的相應(yīng)增加[2]。如今，各種電子設(shè)備功能不斷增加與完善，電子設(shè)備的飛速更新迭代，對(duì)模擬電子技術(shù)的發(fā)展與更新提出了更高、更迫切的要求。而作為集成電路的基本單元，迫切需要新一代運(yùn)放來解決這種需求。MOS管與其他晶體管相比尺寸更易縮小，性能更優(yōu)。但是由于制造工藝的限制，一直沒有得到很好的應(yīng)用。直到后來，人們將PMOS與NMOS互補(bǔ)結(jié)合起來，得到了功耗更低的CMOS器件[3]，MOS技術(shù)才開始成熟并走向市場，CMOS很快占領(lǐng)了數(shù)字市場[4]。之后，人們也開始嘗試將CMOS技術(shù)應(yīng)用于設(shè)計(jì)模擬電路。為了降低封裝成本并提高其整體性能，人們將模擬電路和數(shù)字電路集成在同一芯片上，強(qiáng)大的功能使CMOS技術(shù)更加吸引者人們的目光。隨著其低電壓低功耗性能的提升，CMOS在模擬市場上逐漸占據(jù)主導(dǎo)地位。現(xiàn)如今，MOS晶體管已經(jīng)達(dá)到了深亞微米級(jí)別的最小尺寸[5]，本征速度增加到也早已達(dá)到三個(gè)數(shù)量級(jí)。隨之，集成電路速度也大大提高，更加促進(jìn)了其產(chǎn)業(yè)化發(fā)展，為其大規(guī)模生產(chǎn)創(chuàng)造了基本條件。集成技術(shù)的飛速進(jìn)步以及電子系統(tǒng)集成化的需求推動(dòng)了模擬集成電路的飛速發(fā)展，為其創(chuàng)造了無限的可能性。近年來，隨著各種微電子產(chǎn)品在各行各業(yè)中的廣泛應(yīng)用，其對(duì)電池等電源的依賴性，導(dǎo)致了對(duì)模擬電路設(shè)計(jì)的低功耗特性提出了更高的要求。解決低功耗問題首先應(yīng)該聯(lián)想到盡量采用低電壓的電源供電。所以，如何設(shè)計(jì)一個(gè)低壓低功耗的模擬電路正成為一個(gè)具有重大實(shí)際意義的熱點(diǎn)問題，吸引著人們進(jìn)行廣泛而深入的研究。而運(yùn)放作為集成電路的基本單元，是構(gòu)成加減、比例、積分、微分運(yùn)算電路等模擬IC的必不可少的組成部分[6]。它的重要性是眾所周知的。因此低壓運(yùn)放的設(shè)計(jì)也是迫切需求的。如今，便攜式電子設(shè)備的出現(xiàn)以及普及化地發(fā)展，讓我們走向了一個(gè)“人與人、人與物、物與物之間彼此相連、密不可分”的時(shí)代。這個(gè)時(shí)代，對(duì)各種電子設(shè)備的可便攜性提出了更高的要求，自然地，如何高效率的使用能量已經(jīng)成為了一個(gè)電路設(shè)計(jì)者的基本思想，滲透在電路設(shè)計(jì)的方方面面。從另一個(gè)角度來看，高功耗必定伴隨著足夠的降溫措施，否則過高的工作溫度將會(huì)導(dǎo)致多種芯片錯(cuò)誤機(jī)制發(fā)生概率的急劇提高[7]。所以對(duì)于高功耗器件，昂貴的封裝與降溫技術(shù)導(dǎo)致在成本方面就會(huì)有更大的壓力。因此，低功耗器件的設(shè)計(jì)也是降低生產(chǎn)成本的一個(gè)重要途徑?？偠灾?，在設(shè)計(jì)集成電路的過程中，必定要重視功耗這個(gè)重要參數(shù)。運(yùn)算放大器在集成電路中是一個(gè)最基本的單元模塊，應(yīng)用在各種電子系統(tǒng)之中，用來實(shí)現(xiàn)各種功能。例如，加減法電路、積微分電路、采樣保持電路等。因此，如何實(shí)現(xiàn)運(yùn)算放大器的低壓、低功耗就成了我們面對(duì)的一個(gè)重要課題[8]。同時(shí)，有些時(shí)候電壓的下降會(huì)影響電路的某些性能。因此，在設(shè)計(jì)實(shí)現(xiàn)運(yùn)放的低壓、低功耗特性時(shí)，也要注意盡量保持電路的其他良好性能。1.2國內(nèi)外研究現(xiàn)狀在國際上，自從1977年ReneA.Vanparys與RogerCuppens一起發(fā)表了《基于弱反轉(zhuǎn)操作的CMOS模擬集成電路》以來，到目前為止已有200多篇這個(gè)研究領(lǐng)域的學(xué)術(shù)文章陸續(xù)對(duì)外發(fā)表。很多知名科技公司都爭先恐后的在智能低壓低功耗技術(shù)方面對(duì)其進(jìn)行深入研究,并不斷推出自己的創(chuàng)新產(chǎn)品。最近,美國微芯公司公司推出了一款為4mcp604xa的系列高頻運(yùn)放,它的最大典型工作電流僅僅600nA,輸入端和輸出都可以采用軌至軌的結(jié)構(gòu),工作電壓控制范圍甚至可以從5..5V低至1.4V,增益穩(wěn)定的最大增益輸出帶寬積為14kHZ。而美國maxim所推出的這個(gè)MAX406運(yùn)算功率放大器同樣具有高頻低壓、微功耗的特性,其每個(gè)典型值的工作狀態(tài)電流幾乎保持不變,為1μa。而在國內(nèi)，我國的集成電路技術(shù)經(jīng)過30多年的發(fā)展，已經(jīng)取得了一些成就[9]。但是依然處于起步階段，相關(guān)人才比較匱乏，面臨的問題還很多。在CMOS低壓低功耗領(lǐng)域的研發(fā)才剛剛開始，尤其是微功耗領(lǐng)域更是欠缺。目前，國內(nèi)一些頂尖大學(xué)都在進(jìn)行相關(guān)研究。南開大學(xué)的陳宇與牛秀卿在2000年發(fā)表文章，設(shè)計(jì)出一種運(yùn)放，其各性能參數(shù)為：（工作電壓：±3V；線性輸入范圍：-2.5V～+2.5V；帶寬：1.8MHZ；功耗：53～140μW），與國外相比仍有很大差距[9]。1.3本文的主要研究內(nèi)容在畢業(yè)設(shè)計(jì)論文的整個(gè)過程中，本人承擔(dān)的設(shè)計(jì)任務(wù)主要包括以下幾個(gè)方面：對(duì)低壓運(yùn)放設(shè)計(jì)過程中常用的技術(shù)進(jìn)行比較和研究。這些技術(shù)主要包括：浮柵工藝、襯底驅(qū)動(dòng)、共源共柵、閾值調(diào)節(jié)、軌對(duì)軌結(jié)構(gòu)等。在研究的基礎(chǔ)上設(shè)計(jì)一個(gè)低壓運(yùn)放，具體要求是電源電壓小于1.8V，增益大于80dB。在滿足指標(biāo)要求的前提下，再對(duì)運(yùn)放的其他一些關(guān)鍵性技術(shù)指標(biāo)進(jìn)行仿真和分析，包括:相位裕度、擺幅、共模輸入范圍等運(yùn)放的重要指標(biāo)。用設(shè)計(jì)的運(yùn)放電路繪制版圖。1.4本文的組織結(jié)構(gòu)本文由五部分組成，其組織結(jié)構(gòu)如下：第一章是緒論，主要介紹了課題的背景與意義、國內(nèi)外研究現(xiàn)狀及本文主要研究內(nèi)容。第二章主要內(nèi)容介紹了運(yùn)算放大器的理論基礎(chǔ),MOS器件的基本特性與性能優(yōu)勢以及運(yùn)放的主要性能指標(biāo)。第三章主要介紹了一些低壓集成運(yùn)放領(lǐng)域的一些技術(shù)，包括浮柵工藝、襯底驅(qū)動(dòng)、共源共柵、軌對(duì)軌結(jié)構(gòu)。第四章主要介紹了低壓運(yùn)放的設(shè)計(jì)與仿真以及版圖繪制。第五章對(duì)本文的主要研究內(nèi)容進(jìn)行了總結(jié)，以及對(duì)未來進(jìn)行展望。2.運(yùn)算放大器的理論基礎(chǔ)2.1MOS模擬集成電路優(yōu)勢由于MOS電路相較于雙極型電路的優(yōu)良性能，從70年代開始，MOS模擬集成電路快速發(fā)展，集成電路技術(shù)邁向了一個(gè)新的發(fā)展階段，一些利用MOS技術(shù)實(shí)現(xiàn)的高集成度的模擬集成電路也隨之發(fā)展起來。其主要優(yōu)點(diǎn)如下[10]：MOSFET是電壓控制器件，工藝較為簡單。占用管芯面積小，并且功耗低。在相同性能的情況下，MOS運(yùn)放所占的面積及其功耗都大約為雙極型的30%～50%[11]。輸入阻抗較高。可以在同一芯片上同時(shí)集成模擬與數(shù)字電路。便于實(shí)現(xiàn)高集成度的子系統(tǒng)。2.2MOS器件的結(jié)構(gòu)與IV特性圖2-1NMOS管剖面圖圖2-2NMOS管的IV特性上圖2-1是NMOS管（增強(qiáng)型）剖面圖，上圖2-2是其輸出特性曲線，該輸出特性可以用薩氏方程來描述[12]。MOS管導(dǎo)通時(shí)：iD=μnC0xwL[(uGS-UTH)u令kN=12μ則式（2.1）可變?yōu)椋篿D=KN[2(uGS-UTH)uDS-uDS2（2uGS為柵源電壓，（uGS-UTH）為過驅(qū)動(dòng)電壓，記為uOD，所需的最小電壓由uGS決定。其余各參數(shù)分別為：W/L：效寬長比；L：有效溝道長度；KN：導(dǎo)電因子?？梢奿D取決于uGS、uDS、器件的尺寸、工藝參數(shù)。根據(jù)圖2-2，將NMOS管劃分為四個(gè)工作狀態(tài)區(qū)域：截止區(qū)：uGS≤UTH，此時(shí)iD=0。線性區(qū)：uGS>UTH，且0<uDS≤uGS-UTH。此時(shí)iD可近似表示為：iD=2KN（uGS-UTH）uDS（2.4）從上式可以看出，在uDS比較小時(shí)，iD能夠近似為一個(gè)uDS的線性函數(shù)，這樣就能將它看成一個(gè)電阻。（3）飽和區(qū)：uGS>UTH,且uDS≥uGS-UTH。在這種情況下，MOS管在溝道處會(huì)產(chǎn)生夾斷現(xiàn)象，iD并不能隨著uGS無限增大。在uDS=uGS-UTH的情況下，電流為最大值，該值為：iD=KN(uGS-UTH)2（2.5）此時(shí)，MOS管的輸出電流大小由驅(qū)動(dòng)電壓決定。此時(shí)，將MOS管近似看做一個(gè)壓控電流源。MOS管的跨導(dǎo)表達(dá)式如下：gm=?ID?U跨導(dǎo)在某種意義上來講可以代表器件由電壓轉(zhuǎn)換為電流的靈敏程度?？芍琈OS器件在飽和區(qū)時(shí)的gm可以達(dá)到最大值，所以，一般要求MOS管工作在飽和區(qū)來實(shí)現(xiàn)放大功能。（4）壓閾值區(qū)：4UT<uGS<UTH。 該區(qū)域可能會(huì)造成MOS管的損壞，是需要盡量避免的。2.3運(yùn)算放大器的性能指標(biāo)（1）開環(huán)增益運(yùn)放的開環(huán)增益用“Au”來表示，指在開環(huán)條件下，運(yùn)放在差模輸入情況下信號(hào)的電壓放大倍數(shù)。（2）小信號(hào)帶寬放大器允許通過的信號(hào)的最大頻率就是放大器的帶寬。運(yùn)放的輸出值會(huì)隨著輸入信號(hào)的頻率而變化，信號(hào)頻率上升時(shí)，相應(yīng)的輸出幅值則會(huì)有所降低。（3）輸入電壓范圍保證運(yùn)放正常工作的情況下，能夠得到的最大的電壓輸入范圍，也可以叫做共模輸入電壓范圍。運(yùn)放的兩個(gè)輸入端只要存在一個(gè)超過此范圍，就會(huì)導(dǎo)致運(yùn)放功能失效。“輸入軌至軌”就是運(yùn)放的最大輸入電壓范圍與電源電壓范圍相近時(shí)（4）輸出擺幅輸出擺幅是指在給定電源電壓和負(fù)載的情況下，輸入信號(hào)值在大范圍內(nèi)變化時(shí)，運(yùn)放能夠達(dá)到的有效輸出范圍。擺幅較大時(shí)，通常會(huì)導(dǎo)致跨導(dǎo)下降、非線性增大。設(shè)計(jì)運(yùn)放時(shí)，應(yīng)盡量增大它的輸出擺幅?！拜敵鲕壷淋墶笔侵高\(yùn)放的輸出范圍與電源電壓范圍相近時(shí)。（5）相位裕度相位裕度（PM）主要用來衡量負(fù)反饋系統(tǒng)的穩(wěn)定性以及預(yù)測閉環(huán)系統(tǒng)階躍響應(yīng)的過程,是指在零dB增益時(shí)的相位與-180°之間的差。表達(dá)式為：，式中是運(yùn)放增益幅值為1時(shí)的頻率[13]。通常情況下，相位裕度越大時(shí)系統(tǒng)越穩(wěn)定。一般對(duì)于運(yùn)放來說，相位裕度不能低于45°。（6）功耗與噪聲為了將運(yùn)放電路應(yīng)用于便攜式設(shè)備并解決其電池電源供電問題，運(yùn)放的設(shè)計(jì)過程中必須注意功耗問題。噪聲也是一個(gè)重要參數(shù)，它限制著電路能不失真地處理的最小信號(hào)電平。3.低壓集成運(yùn)放設(shè)計(jì)技術(shù)降低電源電壓是降低運(yùn)放功率的最能直接想到的辦法，但是電源電壓的降低通常會(huì)遇到一些問題。例如：當(dāng)電源電壓下降到接近閾值電壓時(shí)，運(yùn)放的驅(qū)動(dòng)能力與共模輸入范圍均不斷減小，則運(yùn)放設(shè)計(jì)的困難程度大大增加。為了同時(shí)降低功耗與實(shí)現(xiàn)良好的性能，低壓運(yùn)放領(lǐng)域出現(xiàn)了一系列新技術(shù)，例如：浮柵工藝、襯底驅(qū)動(dòng)、共源共柵技術(shù)、軌對(duì)軌結(jié)構(gòu)等[14]。3.1浮柵工藝3.1.1可編程器件中的浮柵技術(shù)圖3-1雙層?xùn)沤Y(jié)構(gòu)在該結(jié)構(gòu)中，根據(jù)浮柵中是否注入電子，就可以實(shí)現(xiàn)管子的開關(guān)功能。無電子注入時(shí)，只要施加一個(gè)電壓在控制柵上，就會(huì)在浮柵的上、下表面感應(yīng)出電子層與空穴層，這樣就會(huì)由于感應(yīng)作用而開啟溝道。而在有電子注入的情況下，就會(huì)增大閾值電壓，從而溝道關(guān)閉[15]。3.1.2運(yùn)放中的準(zhǔn)浮柵技術(shù)（1）多輸入浮柵晶體管工作原理把加在多個(gè)控制柵上的電壓耦合到浮柵上，實(shí)現(xiàn)其加權(quán)。這樣就能通過在一個(gè)輸入端加上一個(gè)固定電壓，來調(diào)整另一輸入端的閾值電壓。圖3-2準(zhǔn)浮柵PMOS等效電路圖該結(jié)構(gòu)中浮柵的初始電荷由PMOS管經(jīng)由一個(gè)大阻值的下拉電阻與VSS相連來提供。在CMOS工藝中，經(jīng)常用一個(gè)處于截止區(qū)的NMOS管實(shí)現(xiàn)電阻功能。（2）準(zhǔn)浮柵運(yùn)放的設(shè)計(jì)圖3-3準(zhǔn)浮柵運(yùn)放如圖3-3為一個(gè)超低壓準(zhǔn)浮柵運(yùn)放電路。輸入級(jí)是一個(gè)準(zhǔn)浮柵PMOS差分對(duì)，在串聯(lián)了一個(gè)電容的浮柵上輸入信號(hào)。兩個(gè)輸入管M3、M4的柵極分別通過M5、M6連到gnd上，導(dǎo)致它們處于常導(dǎo)通狀態(tài)，有效降低了對(duì)電源電壓的要求[16]。但應(yīng)該注意的到輸入端的耦合電容，直流信號(hào)無法通過，這就導(dǎo)致了該運(yùn)放只能放大交流信號(hào)3.2襯底驅(qū)動(dòng)CMOS工藝水平的飛速進(jìn)步，使MOS管特征尺寸快速減小，特征頻率、集成度不斷提高。同時(shí)，又會(huì)使晶體管功耗增加、擊穿電壓降低、可靠性降低。為了解決功耗問題，就要降低工作電壓，而工作電壓又會(huì)受到閾值電壓的限制。而襯底驅(qū)動(dòng)技術(shù)就可以有效解決這一限制。3.2.1襯底驅(qū)動(dòng)的原理圖3-4襯底驅(qū)動(dòng)MOS管截面圖如圖3-4所示，若在柵源極間加足夠大的電壓，可以形成反型溝道。輸入信號(hào)加在襯底與源極之間，信號(hào)變化時(shí)，耗盡層寬度及溝道反型層厚度也就變化[17]。這樣就可以使源極流向漏極的電流受到輸入信號(hào)的控制，并且避免了受到閾值電壓的影響。此時(shí)，非常小的輸入電壓就可以調(diào)制輸出電流。3.2.2襯底驅(qū)動(dòng)的MOS管特性分析圖3-5襯底驅(qū)動(dòng)MOS管在襯底驅(qū)動(dòng)的情況下，VGS為常數(shù)時(shí)，漏極電流情況：（3.1）（3.2）其中：n=1+（3.3）γ是體效應(yīng)系數(shù)，一般約為0.5。飽和時(shí)的小信號(hào)跨導(dǎo)為：（3.4）VDS≥VDS（sat）時(shí)，晶體管工作于飽和區(qū)，漏極電流主要受輸入電壓VBS的控制。3.2.3基于襯底驅(qū)動(dòng)的運(yùn)放用襯底驅(qū)動(dòng)MOS管構(gòu)成的運(yùn)放有電壓低、增益大的優(yōu)點(diǎn)。設(shè)計(jì)一個(gè)兩級(jí)運(yùn)放時(shí)，可以用襯底驅(qū)動(dòng)PMOS差分結(jié)構(gòu)作為輸入級(jí)，而輸出級(jí)則可以采用共源共柵典型結(jié)構(gòu)。該電路結(jié)構(gòu)如圖3-6所示：圖3-6襯底驅(qū)動(dòng)運(yùn)放M3、M4的柵極接在負(fù)電源上，可以保證反型溝道形成。用由襯底輸入的信號(hào)來調(diào)制輸出信號(hào)。3.3共源共柵結(jié)構(gòu)為了提高運(yùn)放的增益，共源共柵結(jié)構(gòu)廣泛地應(yīng)用在運(yùn)放的放大級(jí)中它的主要結(jié)構(gòu)有套筒式和折疊式兩種。3.3.1最基本的共源共柵放大器圖3-7基本的CASCODE結(jié)構(gòu)如圖3-7中VGG2、VGG3是兩個(gè)固定的直流電源，為整個(gè)電路提供偏置電流。IN、OUT分別為輸入、輸出信號(hào)。該電路優(yōu)點(diǎn)：輸出阻抗大大增加，增益也隨之增加；減小了輸入端的米勒效應(yīng)[18]。因?yàn)榉糯笃鞯木w管一般工作在飽和區(qū)，為滿足該條件，則輸出電壓范圍為：。若要使該范圍變大，則要減小飽和電壓，即增加晶體管的寬長比。它的輸出電阻與增益分別為：（3.5）（3.6）3.3.2改進(jìn)型共源共柵結(jié)構(gòu)圖3-8改進(jìn)型CASCODE結(jié)構(gòu)如圖3-8所示，該運(yùn)放結(jié)構(gòu)由兩個(gè)NMOS、兩個(gè)PMOS晶體管構(gòu)成。在基本型結(jié)構(gòu)中，M3的低阻限制了輸出阻抗。因此，該電路就用M3、M4組成的共源共柵電流源取代了原電流源負(fù)載。其小信號(hào)的輸出電阻與增益分別為：（3.7）Av=（3.8）3.3.3套筒式共源共柵圖3-9單端輸出CASCODE結(jié)構(gòu)圖3-10雙端輸出的CASCODE結(jié)構(gòu)與前兩種結(jié)構(gòu)相比，該結(jié)構(gòu)的增益大大增加了。例如，雙端輸出結(jié)構(gòu)左右兩邊完全對(duì)稱，都是一個(gè)PMOS與NMOS共源共柵結(jié)構(gòu)的串聯(lián)。也即雙端輸出CASCODE結(jié)構(gòu)就是兩個(gè)改進(jìn)型共源共柵結(jié)構(gòu)的并聯(lián)。小信號(hào)增益為：（3.9）然而，它也有一定的缺點(diǎn)，例如：輸出擺幅小、極點(diǎn)多等。3.3.4折疊式共源共柵由于該結(jié)構(gòu)中輸入部分并沒有直接串聯(lián)在放大部分下面，因此它可以選擇電壓電平，這就是折疊式結(jié)構(gòu)的主要優(yōu)點(diǎn)[19]。根據(jù)不同的輸入結(jié)構(gòu)，有以下兩種接法：圖3-11差分輸入CASCODE結(jié)構(gòu)圖3-12軌對(duì)軌輸入CASCODE結(jié)構(gòu)3.4軌對(duì)軌結(jié)構(gòu)在運(yùn)放的設(shè)計(jì)過程中，共模輸入范圍要盡可能地小。運(yùn)放能放大差分信號(hào)就需要輸入共模電壓在該范圍內(nèi)。由于設(shè)計(jì)任務(wù)要求要求的電源電壓為1.8V，則共模輸入范圍極小。所以在設(shè)計(jì)中，動(dòng)態(tài)振幅必須達(dá)到全擺幅。運(yùn)放一般采用差動(dòng)輸入結(jié)構(gòu)[20]：圖3-13差動(dòng)輸入結(jié)構(gòu)如圖3-14為基本軌對(duì)軌輸入結(jié)構(gòu)：圖3-14基本軌對(duì)軌結(jié)構(gòu)在該結(jié)構(gòu)中，PMOS差動(dòng)共模范圍為：VSS<VCM<VDD-VGS-VDsat，NMOS差動(dòng)部分：VSS+VDsat+VGS<VCM<VDD。將PMOS與NMOS差分對(duì)互補(bǔ)連接就可以得到一個(gè)軌對(duì)軌結(jié)構(gòu)，這種結(jié)構(gòu)的輸入共模范圍就能擴(kuò)大到VSS<VCM<VDD。同時(shí)必須保證在軌對(duì)軌結(jié)構(gòu)中VDD與VSS間壓降大于等于2VGS+2VDsat。由于軌對(duì)軌結(jié)構(gòu)中MOS管必須工作在飽和區(qū)，則N管與P管的跨導(dǎo)分別可以表示為：=（3.10）=（3.11）由圖3-14可見，在輸入端輸入一個(gè)共模電壓[21]，讓其掃描從VDD到VSS，那么跨導(dǎo)的變化情況按順序就為：NMOS差分對(duì)跨導(dǎo)；NMOS與PMOS差分對(duì)跨導(dǎo)之和[22]；PMOS差分對(duì)跨導(dǎo)?？梢钥闯?，中間時(shí)最高的跨導(dǎo)是最低時(shí)候的約兩倍，跨導(dǎo)極其不穩(wěn)定。為解決該問題，對(duì)原理圖做如圖3-15所示的一定修改：圖3-15改進(jìn)型軌對(duì)軌結(jié)構(gòu)改進(jìn)型較之原電路增加了兩個(gè)電流鏡來使跨導(dǎo)恒定。M1、M2、M3、M4構(gòu)成了一個(gè)互補(bǔ)差分對(duì)。M5、M6都是電流開關(guān)。M9、M10以及M11、M12都是1:3的電流鏡，若使=3，則當(dāng)電流鏡M9、M10開啟時(shí)，I10=3I9；電流鏡M11、M12開啟時(shí)，I11=3I12?；パa(bǔ)差分對(duì)M1、M2、M3、M4的寬長比要求=。共模輸入為VDD時(shí)，N差分對(duì)M2、M1導(dǎo)通，電流經(jīng)過M7與M5到M9、M10構(gòu)成的電流鏡[23]，使得I10=3I，再與M8的電流I相加，總的電流就變成了4I。則此時(shí)的等效跨導(dǎo)為：=2（3.11）同理可分析出，共模輸入為VSS時(shí)，P差分對(duì)M4、M3導(dǎo)通，電流經(jīng)過M8、M6到達(dá)M11、M12構(gòu)成的電流鏡，再與M7的電流I相加，總電流也為4I。等效跨導(dǎo)為：=2（3.12）而當(dāng)共模輸入在中間值時(shí)，兩差分對(duì)同時(shí)作用，M5、M6截止，電流鏡都不起作用，這時(shí)候等效跨導(dǎo)為：=+（3.13）而根據(jù)M1、M2、M3、M4的寬長比關(guān)系：=，可以得出：=。所以，無論何種情況下的等效跨導(dǎo)都是相等的，即跨導(dǎo)恒定。4.低壓集成運(yùn)放的設(shè)計(jì)與仿真低壓集成運(yùn)放的設(shè)計(jì)要求：重點(diǎn)選擇軌對(duì)軌結(jié)構(gòu)進(jìn)行電路設(shè)計(jì)，用Cadence軟件進(jìn)行原理圖的設(shè)計(jì)，并完成仿真，要求的電源電壓不高于1.8V，增益不低于80dB。4.1低壓集成運(yùn)放的設(shè)計(jì)思路將運(yùn)放分為五個(gè)基本部分來設(shè)計(jì)：輸入級(jí)、增益級(jí)、輸出級(jí)、偏置與補(bǔ)償電路。圖4-1運(yùn)放的基本組成輸入級(jí)：采用軌對(duì)軌輸入結(jié)構(gòu)。由于要求的電源電壓很小，就需要盡量擴(kuò)大共模輸入范圍，那么就可以將PMOS差分對(duì)與NMOS差分對(duì)并聯(lián)。這時(shí)，由于NMOS差分對(duì)正向的共模輸入范圍可以達(dá)到正電源，PMOS差分對(duì)負(fù)向共模輸入范圍可以達(dá)到負(fù)電源。這樣得到的共模輸入范圍就可以達(dá)到最大值。增益級(jí)：采用折疊式共源共柵電路，盡可能增大電路增益。輸出級(jí)：采用了基本的推挽結(jié)構(gòu)，保證高效率。偏置電路：采用電流源和電流鏡結(jié)構(gòu)來提供電路所需的恒定電流。補(bǔ)償電路：采用密勒補(bǔ)償技術(shù)，來保證電路穩(wěn)定。4.2低壓運(yùn)放電路結(jié)構(gòu)設(shè)計(jì)低壓運(yùn)放電路結(jié)構(gòu)如圖4-2：圖4-2運(yùn)放結(jié)構(gòu)圖圖4-2中各個(gè)MOS管的參數(shù)如下表：名稱M1M2M3M4M7M8M33M34M35M36M32M10M20M18類型PPNNPPPPNNPPPNL88228888888888W484884844040727256565640302M202010101111111111名稱M13M14M9M6M12M5M11M16M19M17M28M21M22M27類型NNPNPNPNPNNPNNL88888888888888W40404032120405640302244402M11111141111651表中L和W單位為μm。該放大器采用上下兩個(gè)電源來供電，電源電壓分別為±0.9V,滿足電壓小于1.8V的要求。采用五個(gè)MOS管M36、M35、M34、M33、M32來為電路提供直流偏置，穩(wěn)定靜態(tài)工作點(diǎn)。運(yùn)放輸入級(jí)由兩部分組成[24]：PMOS差分對(duì)（M1、M2），以及其電流源M11；NMOS差分對(duì)（M3、M4）[25]，以及其電流沉M6。可以看出這兩個(gè)差分對(duì)結(jié)構(gòu)互相平行，電流經(jīng)過該結(jié)構(gòu)的輸出通過電流鏡M7、M8、M9、M10的作用匯合起來，流到下一級(jí)。該結(jié)構(gòu)滿足軌對(duì)軌結(jié)構(gòu)，當(dāng)輸入為共模信號(hào)，并且向負(fù)電源變化時(shí)，PMOS差分對(duì)開啟；向正電源方向變化時(shí)，NMOS差分對(duì)開啟；在正負(fù)電源中間附近的過渡區(qū)時(shí)，兩個(gè)差分對(duì)彼此協(xié)調(diào)、同時(shí)工作。CMOS電路中的輸入跨導(dǎo)并不恒定，將其分為三個(gè)區(qū)間來考慮：共模輸入電壓向正電源變化時(shí)：（4.1）共模輸入電壓在過渡區(qū)時(shí)：（4.2）共模輸入電壓向負(fù)電源變化時(shí)：（4.3）在之前對(duì)軌對(duì)軌結(jié)構(gòu)的討論中已經(jīng)得出，為了跨導(dǎo)恒定，要按照1:3關(guān)系設(shè)計(jì)電流鏡。然而在實(shí)際設(shè)計(jì)中，由于過渡區(qū)極窄，并且一個(gè)差分對(duì)完全導(dǎo)通，另一差分對(duì)弱導(dǎo)通，則此時(shí)的跨導(dǎo)只是略大于其它時(shí)刻，跨導(dǎo)差別不會(huì)太大。所以，M7、M8、M9、M10電流鏡可以按照1:1設(shè)計(jì)。M5、M16、M17、M18、M19、M20、M27、M28、M21、M22共同組成了一個(gè)跨阻放大器，它的功能是將電流信號(hào)轉(zhuǎn)化為電壓信號(hào)并放大[26]。該結(jié)構(gòu)中，M5、M16的作用是輸入級(jí)的偏置電流，而M20、M19、M18、M17、M28、M27是一種折疊式共源共柵，M22、M21則是一種共源組態(tài)放大電路?？梢钥闯?，圖4.2是一種電流折疊電路技術(shù)[27]，在結(jié)構(gòu)上，將一對(duì)PMOS差分管漏極直接與共源共柵器件源極相連，這種結(jié)構(gòu)就會(huì)對(duì)共模輸入電壓有一定的增加，電源電壓有一定的降低，并且沒有破壞電路共源共柵特性[28]。輸入級(jí)的偏置電流（M5、M16吸收的電流）就等于從差分對(duì)（M3、M4或M1、M2）流入的電流與從共源共柵結(jié)構(gòu)（M17、M18、M19、M20、M27、M28）流入的電流之和。平衡時(shí)，M19的電流等于M17與M28的電流和，而當(dāng)不平衡時(shí)，M17與M18的電流一個(gè)增加△I一個(gè)減小△I。通過分析，該運(yùn)放的優(yōu)點(diǎn)如下：輸入采用軌對(duì)軌結(jié)構(gòu)，共模輸入范圍大。電源電壓小，可在1.8V低壓下工作。采用共源共柵結(jié)構(gòu)，增益較大。4.3運(yùn)放仿真結(jié)果Cadence軟件環(huán)境下搭建的電路：圖4-3Cadence軟件環(huán)境下電路原理圖4.3.1直流傳輸特性將運(yùn)放按圖4-4所示結(jié)構(gòu)連接，來測量其直流特性。圖4-4直流傳輸特性測試圖運(yùn)放電源接±0.9V,在同相端輸入直流掃描電壓，得到如圖4-5所示的直流傳輸特性曲線。圖4-5運(yùn)放的直流傳輸特性曲線由圖4-5可以看出，輸入掃描電壓為-0.9V～+0.9V時(shí)，輸出擺幅范圍也約為-0.9V～+0.9V，基本可以達(dá)到軌對(duì)軌輸出。4.3.2輸入共模電壓范圍將運(yùn)放按單位增益結(jié)構(gòu)連接，來進(jìn)行測量。如圖4-6：圖4-6單位增益結(jié)構(gòu)設(shè)置一個(gè)直流掃描電壓，加在同相輸入端上（-0.9V～+0.9V），如圖4-7就是最終得到的仿真結(jié)果：圖4-7輸入共模電壓擺幅傳輸曲線斜率為1的部分就是輸入共模范圍，為-0.9V～+0.9V。4.3.3輸出電壓擺幅采用如圖4-8所示的電路結(jié)構(gòu)來測量其輸出電壓范圍。圖4-8輸出電壓擺幅測試圖該結(jié)構(gòu)負(fù)載用1kΩ電阻，輸入端加直流掃描電壓[29]，仿真結(jié)果如圖4-9：圖4-9運(yùn)放的輸出電壓范圍由圖4-5看出，輸出電壓范圍約為-0.9V～+0.9V，運(yùn)放具有軌對(duì)軌特性。4.3.4運(yùn)放的增益與相位裕度用低頻小信號(hào)測試運(yùn)放的開環(huán)電壓增益與相位裕度[30]，設(shè)置0.4的共模輸入電壓，做交流小信號(hào)分析。輸出端接負(fù)載：100pF的電容、1kΩ的電阻。仿真結(jié)果如圖4-10：圖4-10運(yùn)放的增益與相位裕度如圖4-10所示，運(yùn)放的增益已經(jīng)可以達(dá)到80dB了，但是頻率特性還很不理想，在頻率不到1kHz時(shí)就開始衰減，并且相位裕度還出現(xiàn)了負(fù)值。為了解決該問題，在電路中加入補(bǔ)償電容，來改善其相位裕度[31]。4.3.5密勒補(bǔ)償后的增益與相位裕度為了改善運(yùn)放的相位裕度，在增益級(jí)與輸出級(jí)間加一個(gè)容值為7pF密勒補(bǔ)償電容[32]。補(bǔ)償電容位置如圖4-11所示：圖4-11密勒補(bǔ)償電容位置對(duì)補(bǔ)償后的電容進(jìn)行同樣的仿真，結(jié)果如圖4-12所示：圖4-12運(yùn)放的增益與相位裕度（補(bǔ)償后）如圖4-12所示，經(jīng)過補(bǔ)償后，運(yùn)放的相位裕度有了很大的改善。由以上仿真結(jié)果可以總結(jié)出，運(yùn)放的擺幅特性非常理想，輸出在-0.9V到+0.9V間的跳變十分明顯。同時(shí)運(yùn)放的共模輸入與共模輸出符合軌對(duì)軌特性；運(yùn)放的增益已經(jīng)可以達(dá)到80dB,為了改善其相位裕度，在電路中加入了彌勒補(bǔ)償電容，補(bǔ)償后的相位裕度可以達(dá)到45度。4.4運(yùn)放的版圖設(shè)計(jì)運(yùn)放的整體版圖如圖4-13所示：圖4-13運(yùn)放的整體版圖該版圖由四個(gè)部分組成。左上方是M3和M4組成的NMOS差分輸入結(jié)構(gòu)，采用的是交叉版圖畫法，即對(duì)角的MOS管并聯(lián)，構(gòu)成新的MOS管。左下方是M1和M2組成的PMOS差分輸入結(jié)構(gòu)，采用交叉版圖畫法[33]。右下方是除M3、M4外，所有NMOS管的隊(duì)列，右上方是除M1、M2外，所有PMOS管的隊(duì)列。5.總結(jié)與展望5.1本文的工作總結(jié)在模擬集成電路中，運(yùn)放作為一個(gè)最基本的電路模塊，有著廣泛的應(yīng)用。所以，低功耗運(yùn)放尤其重要，這就迫切要求著運(yùn)放在低電壓領(lǐng)域能夠有所突破。由于電源電壓的降低在一定程度上會(huì)影響電路性能，所以設(shè)計(jì)過程中一定要注意兼顧電路性能。針對(duì)以上情況，本論文對(duì)低壓運(yùn)放領(lǐng)域的各項(xiàng)技術(shù)進(jìn)行了詳細(xì)的分析與研究，并設(shè)計(jì)了一個(gè)電源電壓為1.8V的低壓運(yùn)放。在輸入級(jí)的設(shè)計(jì)中，為了使共模輸入電壓滿足軌對(duì)軌，將PMOS與NMOS管并聯(lián)，構(gòu)成一個(gè)互補(bǔ)差動(dòng)輸入對(duì)結(jié)構(gòu)。根據(jù)分析，為了保證跨導(dǎo)恒定要設(shè)計(jì)電流鏡的寬長比為1:3。然而為了方便實(shí)現(xiàn)，本設(shè)計(jì)中電流鏡比例為1:1，所以在過渡區(qū)會(huì)出現(xiàn)一定的跨導(dǎo)變化。為了使增益能夠達(dá)到80dB，增益級(jí)采用放大倍數(shù)較大的折疊式共源共柵結(jié)構(gòu)[34]；輸出級(jí)采用共源式推挽放大器。最終，該結(jié)構(gòu)的輸出電壓擺幅也基本滿足軌對(duì)軌。同時(shí)，在電路中加上一個(gè)密勒補(bǔ)償電容來改善相位裕度。綜上所述，本運(yùn)放的優(yōu)點(diǎn)有：電源電壓低、低頻時(shí)增益較大、擺幅特性好、輸入能夠達(dá)到軌對(duì)軌，相位裕度能滿足運(yùn)放的基本要求。由于運(yùn)放中很多電流鏡都存在源極同接在一起，或者是漏極同接在一起的情況。所以，版圖繪制中，電流鏡版圖都存在源極共用或漏極共用現(xiàn)象[35]。并且，運(yùn)放中存在很多寬度較大的管子，它們一般是用寬度較小的管子并聯(lián)而成的。在通用版圖元件設(shè)計(jì)中,要盡量做到使版圖元件間連接保持良好的版圖幾何性和對(duì)稱性[36],這樣，當(dāng)環(huán)境中出現(xiàn)溫漂等情況時(shí)，元件間電參數(shù)的比值還可以保持基本不變。另一方面，還建議應(yīng)盡量把一些對(duì)稱性性能要求高的元件放在一起,讓每個(gè)元件橫向跨度盡可能的小。5.2本文工作展望現(xiàn)如今，我們正生活在一個(gè)互聯(lián)互通的信息社會(huì)中，集成電路工業(yè)的重要性就愈發(fā)地凸顯出來，已經(jīng)可以真正地在一個(gè)國家的國民經(jīng)濟(jì)中占據(jù)著戰(zhàn)略性的重要地位，成為了衡量一個(gè)國家在高科技方面發(fā)展好壞的重要標(biāo)志。為了不落后于時(shí)代發(fā)展的潮流，提高國際競爭力，大力發(fā)展微電子產(chǎn)業(yè)是必須的。各國競相發(fā)展，彼此競爭，對(duì)我們來說是挑戰(zhàn)，更是機(jī)遇。我國的集成電路技術(shù)經(jīng)過30多年的發(fā)展，已經(jīng)取得了一些成就。但是依然處于起步階段，相關(guān)人才比較匱乏，面臨的問題還很多。而且發(fā)展還較為不均衡，進(jìn)展主要在數(shù)字IC領(lǐng)域，而模擬IC領(lǐng)域發(fā)展還不夠成熟，遠(yuǎn)遠(yuǎn)不能滿足生產(chǎn)需求，與國外先進(jìn)的技術(shù)水平相差還比較大。但是，如今國家已經(jīng)深刻的認(rèn)識(shí)到了集成電路工業(yè)的重要性，投入大量人力、物力集中發(fā)展，奮起直追。相信在不久的將來，我們必能占領(lǐng)集成電路技術(shù)的至高地，牢牢把握該前沿技術(shù)。參考文獻(xiàn)[1]童詩白，華成英等.模擬電子技術(shù)基礎(chǔ)[M].北京：高等教育出版社，2006.[2]朱正涌.半導(dǎo)體集成電路[M].北京：清華大學(xué)出版社，2000.[3]稅國華，唐昭[1]童詩白，華成英等.PJFET與雙極型兼容工藝技術(shù)研究[J].微電子學(xué),(2009),39(4):35-43.[4]秦玲，張良等.基于功率運(yùn)算放大器的恒流技術(shù)研究[J].通信電源技術(shù),(2007),24(1):43-46.[5]YanShouli,EdgarSanchezS.LowVoltageAnalogCircuitTechniques.IEICETransactionsonFundamentalsofElectronicsCommunicationsandComputerSciences,2018,83(2):179-196[6]AnguloJR，UrquidiCarlosA．ANewFamilyofVeryLow—VoltageAnalogCircuitsBasedonQuasi-Floating—GateTransistors．IEEETransonCircuitsandSystems，2019，50(5)：214—219[7]BlalockBJ，AllenPE．Designing1．VopampsusingstandarddigitalCMOStechnology．IEEETransactionsonSystems，1998，45(7)：768—769．[8]RajputSS,JamuarSS.Lowvoltageanalogcircuitdesigntechniques[J].CircuitsandSystemsMagazineIEEE.(2018).2(01):24-42[9]L.Benini,G.D.Micheli,E.Macii.DesigningLowPowerCircuits:PracticalRecipes.CircuitandSystemsMagazine.IEEE.(2001),1(01):6-25.[10]魯力.工藝無關(guān)負(fù)阻抗放大器的設(shè)計(jì)與研究[D].湖北：華中科技大學(xué)，2007.[11]GiustolisiG,PalumboG,CriscioneM.Alow-voltagelow-powervoltagereferencebasedonsubthresholdMOSFETs[J].IEEEJournalofSolidStateCircuits.(2003),38(01);151-154[12]潘學(xué)文.低壓低功耗全擺幅CMOS運(yùn)算放大器設(shè)計(jì)與仿真[D].湖南：中南大學(xué),2009.[13]馮曉敏.硅基恒流二極管的設(shè)計(jì)[D].大連理工大學(xué)，2018年6月.[14]植萬江.低壓低功耗CMOS運(yùn)算放大器設(shè)計(jì)[D].江蘇：江蘇大學(xué)，2009.[15]王榮娟.恒流二極管的特性和應(yīng)用[N].電子報(bào)，(2001),19（02）[16]PetruAndreia,LiviuOniciuc.RedesignandOptimizationofSemiconductorDevices[C].ISDRS,(2017),12-14.[17]ChenH,GongJ.2VOperationalAmplifierwithRail-to-RailInputandOutputRanges[R].TechnicalReport,NationalTsing-HwaUniversity,Taiwan,1999[18]KavitaKhare,NilayKhare,PawanKumarSethiya.AnalysisofLow-voltageRail-to-railCMOSOperationalAmplifierDesign(C).ElectronicDesignInternationalConference.2008.[19]De-langerKJ,HuijsingJH.Low-voltagepower-efficientoperationalamplifierdesigntechniques-anoverview(C).CICCCustomIntegratedCircuitsConference.(2016).9:677-684.[20]VinaiT,RajendraK.AdaptiveBiasedOperationalAmplifierwithImprovedSlew-Rate[C].India:InternationalConferenceonInformatics,2018.[21]YanShouli,EdgarSanchezS.LowVoltageAnalogCircuitTechniques.IEICETransactionsonFundamentalsofElectronicsCommunicationsandComputerSciences,2000,83(2):179-196[22]AnguloJR，ChoiSC，AltamiranoGGonzalez．Low·VoltageCircuitsBuildingBlocksUsingMultiple—InputFloating—GateTransistors．I