計算機結構課程CPU設計實踐報告4.2仿真驗證與波形分析使用ModelSim進行仿真，觀察關鍵信號（如`pc_out`、`instr`、`rs_data`、`alu_out`、`dm_out`、`rf_in`）的波形：1.取指階段：PC初始為0，依次輸出指令地址0、4、8…，IM輸出對應匯編指令的機器碼；2.解碼與執(zhí)行：ADD指令時，RF輸出$t0=5、$t1=3，ALU輸出8（5+3），RegWrite使能，$t2被寫入8；3.存儲器訪問：LW指令時，ALU計算地址0x5（5×4=20？需注意地址是否為字節(jié)地址或字地址，此處假設IM/DM為字地址，故地址為5），DM輸出10，RegWrite使能，$t3被寫入10；4.分支跳轉：BEQ指令時，rs_data（$t0=5）與rt_data（$t0=5）相等，alu_zero=1，Branch使能，PC更新為當前PC+4+(imm_ext×4)（imm_ext為skip的偏移量），成功跳轉到skip處的指令。4.3驗證結果寄存器與存儲器的最終狀態(tài)符合預期：通用寄存器：`$t0=5`、`$t1=3`、`$t2=8`、`$t3=10`、`$t4=1`；數(shù)據(jù)存儲器：地址0x3（字地址）存儲8，地址0x5存儲10；分支指令成功跳轉，`$t4`最終為1（未執(zhí)行被跳過的addi指令）。五、問題與解決過程5.1控制信號錯誤導致指令執(zhí)行異常初期測試發(fā)現(xiàn)LW指令無法正確寫回寄存器，排查后發(fā)現(xiàn)`MemToReg`控制信號在LW指令時未正確置1，導致RF寫回的是ALU結果而非DM數(shù)據(jù)。通過調試控制單元的`case`分支，修正了`MemToReg`的賦值邏輯。5.2分支指令的地址計算錯誤BEQ指令的偏移量（immediate）需符號擴展后左移2位（因為MIPS分支偏移以字為單位）。初期未實現(xiàn)左移，導致PC跳轉地址錯誤。在`pc`模塊中添加左移邏輯（`imm_ext<<2`），解決了分支地址錯誤問題。5.3寄存器堆的$zero寄存器約束MIPS規(guī)定`$zero`（寄存器0）的值恒為0且不可寫。初期設計中RF允許寫`$zero`，導致后續(xù)指令讀取`$zero`時出現(xiàn)錯誤。在RF的寫邏輯中添加`rd_addr!=5'b0`的約束，確保`$zero`不可被覆蓋。六、總結與展望6.1實踐收獲通過本次CPU設計實踐，深入理解了：指令執(zhí)行的硬件邏輯：從指令格式解析到數(shù)據(jù)通路的每一步流動，掌握了“取指-解碼-執(zhí)行-訪存-寫回”的全流程；控制與數(shù)據(jù)通路的協(xié)同：控制單元通過譯碼生成信號，驅動數(shù)據(jù)通路完成指令功能，體會到“硬件是軟件的載體”這一核心思想；硬件描述語言的工程應用：Verilog的模塊化設計、組合邏輯與時序邏輯的區(qū)分、仿真驗證的方法，為數(shù)字系統(tǒng)設計打下基礎。6.2未來優(yōu)化方向1.多周期/流水線CPU：將單周期設計擴展為多周期（按階段拆分時鐘周期）或流水線（重疊執(zhí)行指令），提高時鐘頻率與吞吐量；2.指令集擴展：支持乘法（MUL）、除法（DIV）、浮點運算等復雜指令，或添加特權指令（如系統(tǒng)調用）；3.微程序控制：將組合邏輯控制替換為微程序控制，通過微指令存儲與譯碼生成控制信號，簡化控制單元設計；4.硬件加