模塊10觸發(fā)器和時序邏輯電路10.1觸發(fā)器10.2計數(shù)器10.3寄存器學(xué)習(xí)引導(dǎo)時序邏輯電路是數(shù)字電路的兩大重要分支之一，其輸出狀態(tài)不僅取決于輸入信號，還與電路原狀態(tài)有關(guān)，因此必須包含觸發(fā)器。

按不同標(biāo)準(zhǔn)，觸發(fā)器可分為RS、JK、D和T觸發(fā)器，按觸發(fā)方式可分為電平、邊沿觸發(fā)器，還有靜態(tài)和動態(tài)觸發(fā)器，各類觸發(fā)器的知識是電子工程技術(shù)人員必須掌握的。

時序邏輯電路由存儲電路和組合邏輯電路組成，結(jié)構(gòu)功能特殊，難度大、電路復(fù)雜但應(yīng)用廣泛，如數(shù)字鐘、交通燈、計算機等。學(xué)習(xí)時序邏輯電路需掌握功能描述方法、基本分析方法和設(shè)計思路。學(xué)習(xí)目標(biāo)知識目標(biāo)：

理解觸發(fā)器（RS、JK、D等）的邏輯功能與觸發(fā)方式，掌握計數(shù)器的計數(shù)原理，熟悉寄存器的存儲與移位特性，了解集成芯片74LS112、74LS161、74LS194的功能。技能目標(biāo)：

具有測試觸發(fā)器功能，用集成芯片搭建計數(shù)器/寄存器電路并驗證功能的能力，具有初步排查電路接線或觸發(fā)異常問題的能力。素養(yǎng)目標(biāo)：建立“時序邏輯=存儲+組合”的工程思維，培養(yǎng)數(shù)字電路實操與故障分析能力，為復(fù)雜時序系統(tǒng)如數(shù)字鐘設(shè)計奠定基礎(chǔ)。10.1

觸發(fā)器提出問題基本RS觸發(fā)器的禁止態(tài)是什么？JK觸發(fā)器如何實現(xiàn)置0、置1、保持、翻轉(zhuǎn)功能？電平觸發(fā)與邊沿觸發(fā)的區(qū)別是什么？如何避免空翻現(xiàn)象？D觸發(fā)器的輸出與輸入有什么關(guān)系？如何用JK觸發(fā)器構(gòu)成T觸發(fā)器？核心提示：觸發(fā)器核心是記憶功能，RS觸發(fā)器有禁止態(tài)，JK觸發(fā)器功能最全，邊沿觸發(fā)可抑制空翻；D觸發(fā)器輸出跟隨輸入，T觸發(fā)器靠JK觸發(fā)器短接J、K構(gòu)成。知識準(zhǔn)備

組合邏輯電路的基本單元是門電路，而時序邏輯電路的基本單元是觸發(fā)器。觸發(fā)器具有記憶功能，常用來保存二進(jìn)制信息是構(gòu)成時序邏輯電路的基本單元。

門電路是組合邏輯電路的基本單元，時序邏輯電路的基本單元則是本章要重點介紹的觸發(fā)器。觸發(fā)器具有記憶功能，可用來保存二進(jìn)制信息。

由于觸發(fā)器是時序邏輯電路的基本單元，因此它在時序邏輯電路中必不可少，有些類型的時序邏輯電路除了觸發(fā)器，還會含有一些組合邏輯門。本章介紹的計數(shù)器、寄存器與移位寄存器是時序邏輯電路的具體應(yīng)用。

基本RS觸發(fā)器是任何結(jié)構(gòu)復(fù)雜的觸發(fā)器必須包含的一個最基礎(chǔ)的組成單元，它可以由兩個與非門或兩個或非門交叉連接構(gòu)成。例如由兩個與非門構(gòu)成的RS觸發(fā)器：&QRSQ門1&門2正常情況下，兩個輸出端子應(yīng)保持互非狀態(tài)。一對互非的輸入端子字母上面橫杠表示低電平有效觸發(fā)器的兩個穩(wěn)定狀態(tài)：輸出端Q=1時，觸發(fā)器為1態(tài)；輸出端Q=0時，觸發(fā)器處0態(tài)。10.1.1基本RS觸發(fā)器1.基本RS觸發(fā)器的結(jié)構(gòu)組成2.基本RS觸發(fā)器的工作原理&QRSQ門1&門20次態(tài)Qn+1=0,Qn+1=1

11110觸發(fā)器現(xiàn)態(tài)Qn=1，R=0,S=1有0出1全1出00觸發(fā)器現(xiàn)態(tài)Qn=0，R=0,S=1次態(tài)Qn+1=0,Qn+1=1

觸發(fā)器狀態(tài)由1變?yōu)?，置0功能！觸發(fā)器狀態(tài)不變，仍為置0功能！1歸納：基本的RS觸發(fā)器的兩個與非門通過反饋線交叉組合在一起。只要兩個輸入端狀態(tài)不同且輸入端R=0，無論輸出現(xiàn)態(tài)如何，次態(tài)總是為0，因此通常把R稱作清零端。2.基本RS觸發(fā)器的工作原理&QRSQ門1&門21次態(tài)Qn+1=1,Qn+1=0

00011觸發(fā)器現(xiàn)態(tài)Qn=0，R=1,S=0有0出1全1出01觸發(fā)器現(xiàn)態(tài)Qn=1，R=1,S=0次態(tài)Qn+1=1,Qn+1=0

觸發(fā)器狀態(tài)由0變?yōu)?，置1功能！觸發(fā)器狀態(tài)不變，仍為置1功能！2歸納：只要基本RS觸發(fā)器的兩個輸入端狀態(tài)不同且輸入端S=0處低電平有效態(tài)，無論輸出現(xiàn)態(tài)如何，次態(tài)總是為1，因此通常把S稱作置1端。（1）基本RS觸發(fā)器的工作原理&QRSQ門1&門21次態(tài)Qn+1=0,Qn+1=1

10100觸發(fā)器現(xiàn)態(tài)Qn=0，R=1,S=1全1出0有0出11觸發(fā)器現(xiàn)態(tài)Qn=1，R=1,S=1次態(tài)Qn+1=1,Qn+1=0

觸發(fā)器狀態(tài)不變，保持功能！觸發(fā)器狀態(tài)不變，保持功能！3歸納：當(dāng)基本RS觸發(fā)器的兩輸入端狀態(tài)相同均為1時，都處無效狀態(tài)。輸出不會發(fā)生改變，繼續(xù)保持原來的狀態(tài)。因此在兩個輸入端同時為高電平時觸發(fā)器起保持功能。111全1出000有0出1&QRSQ門1&門20次態(tài)Qn+1=1,Qn+1=1

0011觸發(fā)器現(xiàn)態(tài)Qn=0，R=0,S=0有0出1

觸發(fā)器的兩個互非輸出端出現(xiàn)相同的邏輯混亂情況，顯然這是觸發(fā)器正常工作條件下不允許發(fā)生的，因此必須加以防范。4歸納：當(dāng)基本RS觸發(fā)器的兩輸入狀態(tài)相同均為0時，都處有效狀態(tài)，此時互非輸出無法正確選擇指令而發(fā)生邏輯混亂。我們把兩輸入同時為0的狀態(tài)稱為禁止態(tài)，電路正常工作時不允許此情況發(fā)生。有0出13.基本RS觸發(fā)器邏輯功能的描述

觸發(fā)器的邏輯功能通?？捎锰卣鞣匠獭顟B(tài)圖、真值表和波形圖進(jìn)行描述。①特征方程S+R=1(約束條件)

由于基本RS觸發(fā)器不允許輸入同時為低電平，所以加一約束條件。Qn+1=S+R?Qn②狀態(tài)圖01觸發(fā)器的“0”態(tài)觸發(fā)器的“1”態(tài)

狀態(tài)圖可直觀反映出觸發(fā)器狀態(tài)轉(zhuǎn)換條件與狀態(tài)轉(zhuǎn)換結(jié)果之間的關(guān)系，是時序邏輯電路分析中的重要工具之一。③功能真值表

功能真值表以表格的形式反映了觸發(fā)器從現(xiàn)態(tài)Qn向次態(tài)Qn+1轉(zhuǎn)移的規(guī)律。這種方法很適合在時序邏輯電路的分析中使用。Qn+1000禁止態(tài)001禁止態(tài)0100“置0”0110“置0”1001“置1”1011“置1”1100

保持1111

保持④時序波形圖

反映觸發(fā)器輸入信號取值和狀態(tài)之間對應(yīng)關(guān)系的線段圖形稱為時序波形圖。置0置1置1禁止保持置1置1QQ不定

在數(shù)字電路中，凡根據(jù)輸入信號R、S情況的不同，具有置0、置1和保持功能的電路，都稱為RS觸發(fā)器。常用的集成RS觸發(fā)器芯片有74LS279和CC4044等。下圖為它們的管腳排列圖：基本RS觸發(fā)器的邏輯電路圖符號

16

15

14

13

12

11

10

974LS279

1

2

3

4

5

6

7

8VCC4S

4R

4Q3SA3SB

3R

3Q1R1SA1SB1Q

2R

2S

2QGND

16

15

14

13

12

11

10

9CC4044

1

2

3

4

5

6

7

8VDD

4S

4R

1Q

2R

2S

3Q

2Q4Q

NC

1S

1R

EN

1R

1SVSSS

RQQ

具有時鐘脈沖控制端的RS觸發(fā)器稱為鐘控RS觸發(fā)器，也稱同步RS觸發(fā)器。鐘控RS觸發(fā)器的狀態(tài)變化不僅取決于輸入信號的變化，還受時鐘脈沖CP的控制。10.1.2鐘控RS觸發(fā)器1.鐘控RS觸發(fā)器的結(jié)構(gòu)組成及工作原理&&門2門1門1和門2構(gòu)成基本的RS觸發(fā)器SDRD&門3&門4直接置“0”端直接置“1”端門3和門4構(gòu)成RS引導(dǎo)觸發(fā)器RS置“0”輸入端高電平有效置“1”輸入端高電平有效CPQQCP端子稱為時鐘脈沖控制端。CP=0時無論RS

何態(tài)，觸發(fā)器均保持原態(tài)；CP=1時觸發(fā)器輸出狀態(tài)由R和S狀態(tài)決定。鐘控RS觸發(fā)器的工作原理CP當(dāng)時鐘脈沖CP=0時的情況：

設(shè)觸發(fā)器現(xiàn)態(tài)Qn=0，Qn=1。正常情況下，直接置0、置1端懸空為“1”。&&門2門1SDRD&門3&門4RSQQ001門3和門4因CP=0而有0出111110門1有0出1101門2全1出0觸發(fā)器次態(tài)Qn+1=0，Qn+1=1觸發(fā)器狀態(tài)不變，保持功能！鐘控RS觸發(fā)器的工作原理當(dāng)時鐘脈沖CP=0時的情況：CP&&門2門1SDRD&門3&門4RSQQ0若觸發(fā)器現(xiàn)態(tài)Qn=1，Qn=0時：1010門3和門4仍因CP=0而有0出11111門1全1出0010門2有0出1觸發(fā)器次態(tài)Qn+1=1，Qn+1=0觸發(fā)器狀態(tài)不變，保持功能！歸納：當(dāng)鐘控RS觸發(fā)器的時鐘脈沖控制端狀態(tài)為低電平“0”時，無論兩輸入狀態(tài)或輸出現(xiàn)態(tài)如何，觸發(fā)器均保持原來的狀態(tài)不變！換句話說：在CP=0期間鐘控RS觸發(fā)器不能被觸發(fā)，因此狀態(tài)無法改變，為保持功能。1鐘控RS觸發(fā)器的工作原理時鐘脈沖CP=1時的情況：CP&&門2門1SDRD&門3&門4RSQQ11010此時門4有0出11111門2有0出101觸發(fā)器次態(tài)Qn+1=1，Qn+1=0000門3也是有0出1當(dāng)輸入R=0，S=0時設(shè)觸發(fā)器現(xiàn)態(tài)Qn=1，Qn=0門1全1出011歸納：只要R=0、S=0，無論鐘控RS觸發(fā)器原態(tài)如何，均保持原來狀態(tài)不變，即觸發(fā)器起保持功能。鐘控RS觸發(fā)器的工作原理時鐘脈沖CP=1時的情況：2CP&&門2門1SDRD&門3&門4RSQQ11010此時門4有0出11101門2全1出010觸發(fā)器次態(tài)Qn+1=0，Qn+1=1110門3全1出0

當(dāng)輸入R=1，S=0時設(shè)觸發(fā)器現(xiàn)態(tài)Qn=1，Qn=0門1有0出1歸納：只要CP=1期間，R=1、S=0，鐘控RS觸發(fā)器均為置零功能。因此R稱作清零端，高電平有效。鐘控RS觸發(fā)器的工作原理時鐘脈沖CP=1時的情況：CP&&門2門1SDRD&門3&門4RSQQ11010此時門3有0出11110門1全1出001觸發(fā)器次態(tài)Qn+1=1，Qn+1=0觸發(fā)器狀態(tài)不變，置1功能！101門4全1出0當(dāng)輸入R=0，S=1時設(shè)觸發(fā)器現(xiàn)態(tài)Qn=1，Qn=0門2有0出13歸納：只要CP=1期間，無論鐘控RS觸發(fā)器原態(tài)如何，只要R=0、S=1,觸發(fā)器均實現(xiàn)置1功能。因此S稱為置1端，高電平有效。鐘控RS觸發(fā)器的工作原理時鐘脈沖CP=1時的情況：4CP&&門2門1SDRD&門3&門4RSQQ11010此時門4全1出01100門2有0出111觸發(fā)器次態(tài)Qn+1=1，Qn+1=1

本該互非的兩個輸出端出現(xiàn)了狀態(tài)相同的情況，顯然發(fā)生了邏輯混亂，這在正常工作中為禁止態(tài)！11門3也是全1出0當(dāng)輸入R=1，S=1時設(shè)觸發(fā)器現(xiàn)態(tài)Qn=1，Qn=0門1也有0出1歸納：鐘控RS觸發(fā)器輸入狀態(tài)均為1時，都處有效狀態(tài)，此時互非輸出無法正確選擇指令而發(fā)生邏輯混亂。觸發(fā)器工作時兩輸入同時為1的狀態(tài)禁止發(fā)生。2.鐘控RS觸發(fā)器邏輯功能的描述①特征方程S·R=0(約束條件)

鐘控RS觸發(fā)器的兩個輸入端不允許同時為高電平，所以也要加上一個約束條件。Qn+1=S+R?Qn②狀態(tài)圖01觸發(fā)器的“0”態(tài)觸發(fā)器的“1”態(tài)③功能真值表

RSQnQn+10000

保持0011

保持0101“置1”0111“置1”1000“置0”1010“置0”110禁止態(tài)111禁止態(tài)CPRSQ在時鐘脈沖CP=1期間，設(shè)Qn=0CP=1期間引導(dǎo)門打開置1置0狀態(tài)不變置1和保持隨輸入發(fā)生了多次翻轉(zhuǎn)，此現(xiàn)象稱為空翻?？辗自斐捎|發(fā)器可靠性降低，甚至無法判定觸發(fā)器的工作狀態(tài)。④時序波形圖置0狀態(tài)不變置0保持置1狀態(tài)不變輸出CP=0期間引導(dǎo)門關(guān)閉

由于鐘控的RS觸發(fā)器只在時鐘脈沖CP=1期間被觸發(fā)，因之屬于電位觸發(fā)方式。鐘控RS觸發(fā)器的電路圖符號如下圖所示：采用電位觸發(fā)方式的鐘控RS觸發(fā)器存在“空翻”問題。為確保數(shù)字系統(tǒng)的可靠工作，要求觸發(fā)器在一個CP脈沖期間至多翻轉(zhuǎn)一次，即不允許空翻現(xiàn)象的出現(xiàn)。為此，人們研制出了邊沿觸發(fā)方式的主從型JK觸發(fā)器和維持阻塞型的D觸發(fā)器等等。這些觸發(fā)器由于只在時鐘脈沖邊沿到來時發(fā)生翻轉(zhuǎn)，從而有效地抑制了空翻現(xiàn)象。SC1RQQ小圓圈表示低電平有效S、R兩輸入端無小圓圈說明高電平有效10.1.3JK觸發(fā)器邊沿觸發(fā)的主從型JK觸發(fā)器是目前功能最完善、使用較靈活和通用性較強的一種觸發(fā)器。1.電路組成KJCPQ1Q1&&門6門5&門7&門8RDSDRDSD&&門2門1&門3&門4QQ1

圖示為主從型JK觸發(fā)器邏輯電路結(jié)構(gòu)圖。其中門1~門4構(gòu)成從觸發(fā)器，輸入通過一個非門和CP控制端相連。

門5~門8構(gòu)成主觸發(fā)器，從觸發(fā)器直接與CP控制端相連。從觸發(fā)器主觸發(fā)器

從觸發(fā)器Q端與門7的一個輸入相連，Q端和門8的一個輸入端相連，構(gòu)成兩條反饋線。2.

JK觸發(fā)器的工作原理KJCPQ1Q1&&門6門5&門7&門8RDSDRDSD&&門2門1&門3&門4QQ1CP=1期間：11111110100010

從觸發(fā)器因CP=0被封鎖，輸出狀態(tài)保持不變。

主觸發(fā)器由于CP=1被觸發(fā)，其輸出次態(tài)Q1n+1隨著JK輸入端的變化而改變。

設(shè)輸出現(xiàn)態(tài)Q=1、J=1，K=0門8有0出10門6有0出111門5全1出00

主觸發(fā)器把CP=1時的狀態(tài)記憶下來，在CP下降沿到來時作為輸入狀態(tài)送入從觸發(fā)器中。12.

JK觸發(fā)器的工作原理KJCPQ1Q1&&門6門5&門7&門8RDSDRDSD&&門2門1&門3&門4QQ1CP下降沿到來時：1111111010010

主觸發(fā)器因CP=0被封鎖，輸出狀態(tài)保持不變。

從觸發(fā)器由于CP=1被觸發(fā)，其輸出次態(tài)Qn+1隨著輸入端的變化而改變。門2有0出1門1全1出01門3有0出10

顯然JK觸發(fā)器在CP下跳沿到來時輸出狀態(tài)發(fā)生改變，且此狀態(tài)一直保持到下一個時鐘脈沖下跳沿的到來。21001為什么在CP=0期間輸出狀態(tài)不變？3.

JK觸發(fā)器的功能

邊沿觸發(fā)的主從型JK觸發(fā)器能有效地抑制“空翻”現(xiàn)象。在時鐘脈沖CP下降沿到來時，其輸出、輸入端子之間的對應(yīng)關(guān)系為：①J＝0，K＝0時，觸發(fā)器無論現(xiàn)態(tài)如何，次態(tài)Qn+1＝Qn，保持功能；②當(dāng)J＝1，K＝0時，無論觸發(fā)器現(xiàn)態(tài)如何，次態(tài)Qn+1＝1，置1功能；③當(dāng)J＝0，K＝1時，無論觸發(fā)器現(xiàn)態(tài)如何，次態(tài)Qn+1＝0；置0功能；④當(dāng)J＝1，K＝1時，無論觸發(fā)器現(xiàn)態(tài)如何，次態(tài)Qn+1＝Qn，翻轉(zhuǎn)功能。結(jié)論：JK不同時，輸出次態(tài)總是隨著J的變化而變化；JK均為0時，輸出保持不變；JK均為1時，輸出發(fā)生翻轉(zhuǎn)。

16

15

14

13

12

11

10

9

74LS112

1

2

3

4

5

6

7

8

VCC

D1RD2R2CP

2K

2JD2S

2Q

1CP

1K

1JD1S

1Q

1Q

Q2

GND

·

實際應(yīng)用中大多采用集成JK觸發(fā)器。常用的集成芯片型號有下降沿觸發(fā)的雙JK觸發(fā)器74LS112、上升沿觸發(fā)的雙JK觸發(fā)器CC4027和共用置1、清0端的74LS276四JK觸發(fā)器等。74LS112雙JK觸發(fā)器每片芯片包含兩個具有復(fù)位、置位端的下降沿觸發(fā)的JK觸發(fā)器，通常用于緩沖觸發(fā)器、計數(shù)器和移位寄存器電路中。

下圖所示為其管腳排列圖：3.常用集成JK觸發(fā)器

芯片型號中含有74表示TTL集成芯片；含有CC或CD表示CMOS集成芯片。JK觸發(fā)器邏輯功能的描述①特征方程11，10②狀態(tài)圖01觸發(fā)器的“0”態(tài)觸發(fā)器的“1”態(tài)01，1100010010SRC11K1JRDSDCPKJQQJK觸發(fā)器邏輯圖符號此符號表示邊沿觸發(fā)加圈表示下降沿觸發(fā)③JK觸發(fā)器功能真值表CPJKQnQn+1功能↓0000保持↓0011保持↓0100置“0”↓0110置“0”↓001置“1”↓1011置“1”↓101翻轉(zhuǎn)↓1110翻轉(zhuǎn)置1置0翻轉(zhuǎn)保持④JK觸發(fā)器時序波形圖

歸納JK觸發(fā)器的特點：①邊沿觸發(fā)，即CP邊沿到來時觸發(fā)。②具有置0、置1、保持、翻轉(zhuǎn)四種功能，能夠有效地抑制空翻現(xiàn)象。③使用方便靈活，抗干擾能力極強，工作速度很高。10.1.4

D觸發(fā)器

維持阻塞型D觸發(fā)器的邏輯電路圖如下所示：DCP&門6&門5RDSD&&門2門1&門3&門4QQ

圖中門1~門4構(gòu)成鐘控RS觸發(fā)器，門5和門6構(gòu)成輸入信號的導(dǎo)引門，D是輸入信號端。直接置0和置1端正常工作時保持高電平。反饋線反饋線

維持阻塞D觸發(fā)器利用電路內(nèi)部反饋來實現(xiàn)邊沿觸發(fā)。011

當(dāng)CP=0時，門3和門4的輸出為1，使鐘控RS觸發(fā)器的狀態(tài)維持不變。此時，門6的輸出等于D，門5的輸出等于D。DDDCP&門6&門5RDSD&&門2門1&門3&門4QQ0維持—阻塞D觸發(fā)器的工作原理

當(dāng)CP上升沿到來時刻，門5、門6的輸出進(jìn)入門3和門4…

顯然，維持阻塞D觸發(fā)器的輸出隨著輸入D的變化而變化，且在時鐘脈沖上升沿到來時觸發(fā)。111DD1DD當(dāng)D=1時,全1出0；當(dāng)D=0時，有0出1。D當(dāng)D=1時,全1出0；當(dāng)D=0時，有0出1。

由維持阻塞D觸發(fā)器的邏輯電路可知，觸發(fā)器的狀態(tài)在CP上升沿到來時可以維持原來輸入信號D的作用結(jié)果，而輸入信號的變化在此時被有效地阻塞掉了。D觸發(fā)器邏輯功能的描述①特征方程D=1②狀態(tài)圖01觸發(fā)器的“0”態(tài)觸發(fā)器的“1”態(tài)D=0D=0D=1SRC1DRDSDCPDQQD觸發(fā)器邏輯圖符號不加圈表示上升沿觸發(fā)

維持阻塞型D觸發(fā)器具有置“1”和置“0”功能，且輸出隨輸入的變化只在時鐘脈沖上升沿到來時觸發(fā)。常用的集成D觸發(fā)器有雙D觸發(fā)器74LS74、四D觸發(fā)器74LS75和六D觸發(fā)器74LS176等。下圖所示為74LS74的管腳排列圖：CPDQn+1功能↑00置0↑11置1D觸發(fā)器的功能真值表

歸納D觸發(fā)器的特點：①CP上升沿到來時觸發(fā)，可有效地抑制空翻。②具有置0、置1兩種功能，且輸出跟隨輸入的變化。③使用方便靈活，抗干擾能力極強，工作速度很高。10.1.5

T觸發(fā)器和T′觸發(fā)器

把JK觸發(fā)器的兩輸入端子J和K連在一起作為一個輸入端子T時，即可構(gòu)成一個T觸發(fā)器。當(dāng)T=1時，即J=K=1，觸發(fā)器具有翻轉(zhuǎn)功能；當(dāng)T=0，即J=K=0，觸發(fā)器具有保持功能。顯然T觸發(fā)器只具有保持和翻轉(zhuǎn)兩種功能。1.

T觸發(fā)器

讓T觸發(fā)器恒輸入“1”時，只具有了一種功能——翻轉(zhuǎn)，此時T觸發(fā)器就變成了T'觸發(fā)器。2.

T'觸發(fā)器歸納：觸發(fā)器是時序邏輯電路的基本單元。常用的有RS、JK和D觸發(fā)器等。同一種功能的觸發(fā)器，可以用不同的電路結(jié)構(gòu)形式來實現(xiàn)；反過來，同一種電路結(jié)構(gòu)形式，也可以構(gòu)成具有不同功能的各種類型觸發(fā)器。實踐1：JK觸發(fā)器的功能測試1.目的：驗證JK觸發(fā)器的置0、置1、保持、翻轉(zhuǎn)功能。3.實驗步驟：①接線：RD非接高電平，J、K接邏輯開關(guān)，CP接1kHz信號發(fā)生器，Q端接LED；②測試功能：J=0、K=0：觀察LED是否保持原態(tài)；J=1、K=0：觀察CP下降沿時LED是否亮；J=0、K=1：觀察CP下降沿時LED是否滅；J=1、K=1：觀察CP下降沿時LED是否翻轉(zhuǎn)。4.注意事項：RD非為低電平時強制置0，測試時需保持高電平。2.器材：74LS112、面包板、5V電源、邏輯電平開關(guān)3個、LED（帶限流電阻）、CP信號發(fā)生器。5.觀察要點：輸出變化僅發(fā)生在CP下降沿，符合“邊沿觸發(fā)”

特性。知識總結(jié)1.觸發(fā)器是時序電路的核心，邊沿觸發(fā)可避免空翻；2.JK觸發(fā)器功能最靈活，D觸發(fā)器最易操作，T/T'觸發(fā)器適用于分頻；3.集成觸發(fā)器需關(guān)注觸發(fā)沿與控制端（置0/置1端）的有效電平。［案例］實際使用的集成JK觸發(fā)器包括TTL型的74LS107、74LS112等，CMOS型的CD4027（雙JK上升沿觸發(fā)）等。把集成JK觸發(fā)器的J、K兩輸入端連接在一起構(gòu)成T觸發(fā)器進(jìn)行測試，恒輸入“1”時又可構(gòu)成T‘觸發(fā)器，分別測試并觀察其輸出，將輸出情況記錄在表10.7中。（參看教材上表10.7）工程實例［案例分析］通過測試表明，如果把一個集成JK觸發(fā)器的輸入控制端J和K連接在一起作為一個輸入端T，就構(gòu)成一個T觸發(fā)器：當(dāng)T輸入低電平“0”時，相當(dāng)于J=K=0，觸發(fā)器具有保持功能；當(dāng)T輸入高電平“1”時，相當(dāng)于J=K=1，觸發(fā)器具有翻轉(zhuǎn)功能。如果讓集成JK觸發(fā)器的J和K兩個輸入端連在一起，且恒輸入“1”時，就構(gòu)成一個T‘觸發(fā)器。T

觸發(fā)器在每來一個時鐘脈沖時電路狀態(tài)都會隨之翻轉(zhuǎn)一次，相當(dāng)于J=K=1。寫出D觸發(fā)器的狀態(tài)方程式、真值表和狀態(tài)圖。

你會做嗎？何謂觸發(fā)器的“空翻”現(xiàn)象？造成“空翻”的原因是什么？“空翻”和“不定”狀態(tài)有何區(qū)別？如何有效解決“空翻”問題？

寫出JK觸發(fā)器的狀態(tài)方程式、真值表和狀態(tài)圖。

根據(jù)邏輯符號怎樣判別觸發(fā)器的觸發(fā)方式。

檢驗學(xué)習(xí)效果

試述各類觸發(fā)器具有的邏輯功能。

10.2

認(rèn)識計數(shù)器提出問題同步與異步計數(shù)器的區(qū)別是什么？如何用集成計數(shù)器構(gòu)成任意進(jìn)制計數(shù)器？十進(jìn)制計數(shù)器如何跳過無效態(tài)？計數(shù)器的“模”指什么？核心提示：同步計數(shù)器CP共用速度快，異步計數(shù)器靠低位輸出觸發(fā)高位結(jié)構(gòu)簡單；集成計數(shù)器用“反饋清零”或“反饋預(yù)置”擴展進(jìn)制，模=計數(shù)循環(huán)的狀態(tài)數(shù)。知識準(zhǔn)備

計數(shù)器是一種累計輸入脈沖數(shù)目的邏輯部件。計數(shù)器中的“數(shù)”是用觸發(fā)器的狀態(tài)組合表示的。在計數(shù)脈沖作用下，使一組觸發(fā)器的狀態(tài)逐個轉(zhuǎn)換成不同的狀態(tài)組合，以此表示數(shù)的增加或減少，從而達(dá)到計數(shù)目的。

計數(shù)器是一種特殊的電路，在數(shù)字系統(tǒng)中有著廣泛的應(yīng)用，包括測量、控制、計時、定位、序列生成、頻率分頻和狀態(tài)機等，是數(shù)字電路設(shè)計中常用的重要元件之一。

計數(shù)器的種類很多。按其工作方式可分為同步計數(shù)器和異步計數(shù)器；按其進(jìn)位制可分為二進(jìn)制計數(shù)器、十進(jìn)制計數(shù)器和任意進(jìn)制計數(shù)器；按其功能又可分為加法計數(shù)器、減法計數(shù)器和加/減可逆計數(shù)器等。

計數(shù)器是時序邏輯電路的具體應(yīng)用，用來累計并寄存輸入脈沖個數(shù)，計數(shù)器的基本組成單元是各類觸發(fā)器。

計數(shù)器中的“數(shù)”是用觸發(fā)器的狀態(tài)組合來表示的，在計數(shù)脈沖作用下使一組觸發(fā)器的狀態(tài)逐個轉(zhuǎn)換成不同的狀態(tài)組合來表示數(shù)的增加或減少，即可達(dá)到計數(shù)的目的。計數(shù)器在運行時，所經(jīng)歷的狀態(tài)是周期性的，總是在有限個狀態(tài)中循環(huán)，通常將一次循環(huán)所包含的狀態(tài)總數(shù)稱為計數(shù)器的“?！薄?/p>

當(dāng)時序邏輯電路的觸發(fā)器位數(shù)為n，電路狀態(tài)按二進(jìn)制數(shù)的自然態(tài)序循環(huán)，經(jīng)歷2n個獨立狀態(tài)時，稱此電路為二進(jìn)制計數(shù)器。10.2.1二進(jìn)制計數(shù)器CPQ0JKQQF1CQ2JKQQF0CRDJKQQF2C結(jié)構(gòu)原理：三個JK觸發(fā)器可構(gòu)成一個“模8”二進(jìn)制計數(shù)器。觸發(fā)器F0用時鐘脈沖CP觸發(fā)，F(xiàn)1用Q0觸發(fā)，F(xiàn)2用Q1觸發(fā)；三位JK觸發(fā)器均接成T′觸發(fā)器—讓輸入端恒為高電平1；計數(shù)器計數(shù)狀態(tài)下清零端應(yīng)懸空為“1”。Q1“1”

圖示模8計數(shù)器是由3個T′觸發(fā)器構(gòu)成的。下面我們對此計數(shù)器所構(gòu)成的時序邏輯電路進(jìn)行分析。CPQ0JKQQF1CQ2JKQQF0CRDJKQQF2CQ1“1”分析電路類型：1

時序邏輯電路中如果除CP時鐘脈沖外，無其它輸入信號，就屬于莫爾型，若有其它輸入信號時為米萊型；各位觸發(fā)器的時鐘脈沖共用同一個CP脈沖時稱同步時序邏輯電路，若不是用同一個CP作為脈沖觸發(fā)則稱為異步時序邏輯電路。顯然，此計數(shù)器電路是莫爾型異步時序邏輯電路。CPQ0JKQQF1CQ2JKQQF0CRDJKQQF2CQ1“1”寫出電路相應(yīng)方程式：2

對上述莫爾型電路只需寫出時鐘方程、驅(qū)動方程和次態(tài)方程。（1）驅(qū)動方程：（2）次態(tài)方程：（3）時鐘方程：CPQ0JKQQF1CQ2JKQQF0CRDJKQQF2CQ1“1”3把驅(qū)動方程代入次態(tài)方程可得

計數(shù)器計數(shù)前都要清零，讓三位觸發(fā)器均處于“0”態(tài)時開始計數(shù)。由所得次態(tài)方程可知，各位觸發(fā)器每來一次計數(shù)脈沖狀態(tài)都要翻轉(zhuǎn)一次，其工作情況可用時序波形圖來描述：CPQ0Q1Q2實現(xiàn)了二分頻實現(xiàn)了四分頻實現(xiàn)了八分頻000001010011100101110111000001計數(shù)情況顯然是從三位二進(jìn)制數(shù)000計至111，共計8次完成一個循環(huán)，因此稱為“模8”計數(shù)器。

無論是時序波形圖還是狀態(tài)轉(zhuǎn)換真值表，都反映了該計數(shù)器是從狀態(tài)000開始計數(shù)，每來一個計數(shù)脈沖，二進(jìn)制數(shù)值便加1，輸入第8個計數(shù)脈沖時計滿歸零。作為整體，該電路可稱為模8加計數(shù)器、或八進(jìn)制加計數(shù)器。作狀態(tài)轉(zhuǎn)換真值表

異步計數(shù)器總是用低位輸出推動相鄰高位觸發(fā)器，因此3個觸發(fā)器的狀態(tài)只能依次翻轉(zhuǎn)，不能同步。異步計數(shù)器結(jié)構(gòu)簡單，但計數(shù)速度較慢。4作狀態(tài)轉(zhuǎn)換圖5111110101100000001010011表示各位觸發(fā)器輸出數(shù)字的排序各位觸發(fā)器輸出二進(jìn)制數(shù)的順序稱為有效循環(huán)體從狀態(tài)轉(zhuǎn)換圖中又可直觀地看到計數(shù)器計數(shù)的順序及“?！睌?shù)。由于該計數(shù)器循環(huán)體中的8個二進(jìn)制數(shù)就是三位觸發(fā)器輸出組合的全部，因此在計數(shù)開始前不清零就工作時，也可以由任何一個狀態(tài)進(jìn)入有效循環(huán)體。我們把這種能夠在啟動后自動進(jìn)入有效循環(huán)體的能力稱為自啟動能力。如果計數(shù)器啟動后狀態(tài)不能自行夠進(jìn)入有效循環(huán)體，則稱為不具有自啟動能力。時序邏輯電路的分析步驟

從上述例子可以歸納出時序邏輯電路的一般分析步驟：①確定時序邏輯電路的類型。根據(jù)電路中各位觸發(fā)器是否采用同一個時鐘脈沖CP進(jìn)行觸發(fā)，可判斷電路是同步時序邏輯電路還是異步時序邏輯電路；根據(jù)時序邏輯電路除CP端子外是否還有輸入信號判斷電路是米萊型還是莫爾型。②寫出已知時序邏輯電路的各相應(yīng)方程。包括驅(qū)動方程、次態(tài)方程、輸出方程（莫爾型電路不包含輸出方程）。當(dāng)所分析電路屬于異步時序邏輯電路時，還需寫出各位觸發(fā)器的時鐘方程。③繪制狀態(tài)轉(zhuǎn)換真值表或狀態(tài)轉(zhuǎn)換圖。依據(jù)是第2步所寫出的各種方程。④指出時序邏輯電路的功能。主要根據(jù)狀態(tài)轉(zhuǎn)換真值表或狀態(tài)轉(zhuǎn)換圖的結(jié)果。

分析：圖中各位觸發(fā)器均為上升沿觸發(fā)的D觸發(fā)器。由于各位D觸發(fā)器的輸入D端與它們各自輸出的非聯(lián)在一起，所以，F(xiàn)0在每一個時鐘脈沖上升沿到來時翻轉(zhuǎn)一次。F1在Q0由1變0時翻轉(zhuǎn)，F(xiàn)2在Q1由1變0時翻轉(zhuǎn)，F(xiàn)3在Q2由1變0時翻轉(zhuǎn)。用D觸發(fā)器構(gòu)成的異步四位二進(jìn)制加計數(shù)器0001001000110100010101100111100010011010101111001101111011110000舉例三個JK觸發(fā)器都接成T觸發(fā)器，連接同一個CP，且前一級輸出作為后一級輸入，試分析電路功能。分析

各位觸發(fā)器共用一個CP，因此是同步時序邏輯電路；該電路除CP端子沒有其他端子，因此是莫爾型時序電路，結(jié)論：同步的莫爾型時序邏輯電路。判斷該時序邏輯電路的類型1寫出電路的驅(qū)動方程和次態(tài)方程2驅(qū)動方程：驅(qū)動方程代入各位觸發(fā)器特征方程可得次態(tài)方程為：根據(jù)次態(tài)方程填寫狀態(tài)轉(zhuǎn)換真值表3CPQ2Q1Q0Q2n+1Q1n+1Q0n+11↓0000012↓0010103↓0100114↓0111005↓1001016↓1011107↓1101118↓111000根據(jù)狀態(tài)轉(zhuǎn)換真值表畫出狀態(tài)轉(zhuǎn)換圖111110101100000001010011

由狀態(tài)轉(zhuǎn)換真值表可判斷出該電路是一個同步模8的二進(jìn)制加計數(shù)器。指出電路功能4

日常生活中人們習(xí)慣于十進(jìn)制的計數(shù)規(guī)則，當(dāng)利用計數(shù)器進(jìn)行十進(jìn)制計數(shù)時，就必須構(gòu)成滿足十進(jìn)制計數(shù)規(guī)則的電路。十進(jìn)制計數(shù)器是在二進(jìn)制計數(shù)器的基礎(chǔ)上得到的，因此也稱為二—十進(jìn)制計數(shù)器。10.2.2十進(jìn)制計數(shù)器

用四位二進(jìn)制代碼可以表示一位十進(jìn)制數(shù)，如最常用的8421BCD碼。8421BCD碼對應(yīng)十進(jìn)制數(shù)時只能從0000取到1001來表示十進(jìn)制的0~9十個數(shù)碼，而后面的1010~1111六個8421BCD代碼則在對應(yīng)的十進(jìn)制數(shù)中不存在，稱它們?yōu)闊o效碼。因此，采用8421BCD碼計數(shù)時，計至第十個時鐘脈沖時，十進(jìn)制計數(shù)器的輸出應(yīng)從“1001”跳變到“0000”，完成一次十進(jìn)制數(shù)的有效碼循環(huán)。我們以十進(jìn)制同步加計數(shù)器為例，介紹這類邏輯電路的工作原理。

圖示同步十進(jìn)制計數(shù)器由四位JK觸發(fā)器及四個與門所構(gòu)成。首先由電路結(jié)構(gòu)寫出各位觸發(fā)器的驅(qū)動方程和次態(tài)方程如下：驅(qū)動方程次態(tài)方程由次態(tài)方程可寫出同步十進(jìn)制計數(shù)器的狀態(tài)轉(zhuǎn)換真值表：CPQ3Q3Q1Q0Q3n+1Q2n+1Q1n+1Q0n+11↓000000012↓000100103↓001000114↓001101005↓010001016↓010101107↓011001118↓011111009↓1000100110↓1001回零進(jìn)位無效碼101010111011010011001101110101001110111111110100由狀態(tài)轉(zhuǎn)換真值表可畫出該計數(shù)器的狀態(tài)轉(zhuǎn)換圖如下：1010101111011100000000010010001101001111100110000111011001011110Q3Q2Q1Q0有效循環(huán)體無效碼無效碼無效碼

觀察狀態(tài)轉(zhuǎn)換圖可知，該計數(shù)器如果在計數(shù)開始時處在無效碼狀態(tài)，可自行進(jìn)入有效循環(huán)體，具有自啟動能力。

所謂自啟動能力：指時序邏輯電路中某計數(shù)器中的無效狀態(tài)碼，若在開機時出現(xiàn)，不用人工或其它設(shè)備的干預(yù)，計數(shù)器能夠很快自行進(jìn)入有效循環(huán)體，使無效狀態(tài)碼不再出現(xiàn)的能力。

計數(shù)器在控制、分頻、測量等電路中應(yīng)用非常廣泛，所以具有計數(shù)功能的集成電路種類較多。常用的集成芯片有74LS161、74LS90、74LS197、74LS160、74LS92等。我們將以74LS161、74LS90為例，介紹集成計數(shù)器芯片電路的功能及正確的使用方法。10.2.3集成制計數(shù)器及其應(yīng)用

集成計數(shù)器74LS90的管腳1和14是五進(jìn)制計數(shù)器的時鐘脈沖輸入端；管腳2和3是直接清零端；管腳6和7是直接置1端；管腳4和13是空腳；管腳5是電源端；管腳10是“地”端；管腳12是二進(jìn)制輸出端；管腳8、9、11是由低位到高位排列的五進(jìn)制計數(shù)器的輸出端。74LS90共有14個管腳。

集成計數(shù)器74LS90構(gòu)成2-5-10進(jìn)制計數(shù)器的方法如下：②1腳CPB作為時鐘脈沖輸入端，QD、QC、QB作為輸出端，有效狀態(tài)為000、001、010、011、100，可構(gòu)成一個五進(jìn)制計數(shù)器。

CP

74LS90S91S92QCCPACPBR01R02UCC＋5VQBQDQA空GND空③構(gòu)成十進(jìn)制計數(shù)器的方法有兩種：14腳作為CP輸入端時，輸出端由高到低的排列順序為QD~QA，構(gòu)成一個8421BCD碼二—十進(jìn)制計數(shù)器；1腳作為CP輸入端，輸出為QA~QD時可構(gòu)成一個5421BCD碼二—十進(jìn)制計數(shù)器。如下圖所示：

CP

74LS90S91S92QCCPACPBR01R02UCC＋5VQBQDQA空GND空①14腳CPA作為時鐘脈沖輸入端，12腳QA作為輸出端，可構(gòu)成一個一位二進(jìn)制計數(shù)器。60進(jìn)制計數(shù)器

集成計數(shù)器74LS90的功能擴展：10~99任意計數(shù)64進(jìn)制計數(shù)器

利用兩片74LS90構(gòu)成個位片和十位片，采用預(yù)置數(shù)法和(上圖示)反饋復(fù)位法(下圖示)可構(gòu)成10~99任意進(jìn)制計數(shù)器。74LS90集成電路芯片的功能真值表輸入輸出RO1

RO2

S91

S92

CPA

CPBQD

QC

QB

QA110×××000011×0××0000××11××1001×0×0↓

0二進(jìn)制計數(shù)×00×0

↓五進(jìn)制計數(shù)0××0↓Q08421BCD碼十進(jìn)制計數(shù)0×0×Q1↓5421BCD碼十進(jìn)制計數(shù)74LS161是16腳的集成二進(jìn)制同步計數(shù)器，具有以下功能：2.同步并行預(yù)置數(shù)；3.計數(shù)；4.保持；1.異步清零；其中CO為進(jìn)位輸出端。74161的功能表01111Cr清零×0111LD預(yù)置××××0××011PT使能×↑××↑CP時鐘××××d3d2d1d0××××××××××××D

C

B

A預(yù)置數(shù)據(jù)輸入0000d3d2d1d0保持保持計數(shù)QDQCQBQA輸出工作模式異步清零同步置數(shù)數(shù)據(jù)保持?jǐn)?shù)據(jù)保持加法計數(shù)41235671516CPABCGNDQDQCQBUcc74LS161891011121413CrDDLPTQACO·74LS161利用清零端或置數(shù)端可構(gòu)成N進(jìn)制計數(shù)器。下圖所示為用一片74LS161構(gòu)成12進(jìn)制計數(shù)器的兩種方法：將狀態(tài)1100反饋到清零端異步歸零將狀態(tài)1011預(yù)置到清零端同步歸零

上述兩種方法的比較：

異步歸零構(gòu)成十二進(jìn)制計數(shù)器，從狀態(tài)0000開始計數(shù)，計到狀態(tài)1011時，再來一個CP計數(shù)脈沖，電路不是立即歸零，而是先轉(zhuǎn)換到狀態(tài)1100，借助1100的譯碼使電路歸零，因此這種歸零方法存在一個極短暫的過渡狀態(tài)1100。

同步歸零構(gòu)成的十二進(jìn)制計數(shù)器，從狀態(tài)0000開始計數(shù)，計到狀態(tài)1011時，再來一個CP計數(shù)脈沖，電路立即歸零。顯然，這種歸零方法不存在過渡狀態(tài)1100。用74LS161構(gòu)成256進(jìn)制進(jìn)制計數(shù)器

低位片由于CTT、CTP、清零端和置數(shù)端均為1而在CP脈沖到來時開始計數(shù)，計數(shù)到1111時，由CO端輸出一個高電平，使高位片的CTT、CTP同時為1，這時高位片計數(shù)一次。之后低位片歸零，重新從0000開始計數(shù)，而進(jìn)位端CO不再有進(jìn)位致使高位片的CTT、CTP為零，高位片不會計數(shù)，直到低位片又計滿進(jìn)位時才會重新推動高位片再計數(shù)一次，依此類推，直至計數(shù)至256，兩片計數(shù)器同時歸零，開始第二個循環(huán)計數(shù)。16×16=256用74LS161構(gòu)成60進(jìn)制計數(shù)器

低位片計數(shù)至1111時推動高位片計數(shù)一次，當(dāng)CP脈沖計數(shù)至第60次時，高位片計數(shù)至0011為3×16=48、低位片計數(shù)至1100等于12，高位片和低位片數(shù)據(jù)輸出端的四個1送入與非門，與非門“全1出0”，給兩芯片的清零端同時送入一個低電平，使兩片計數(shù)器同時清零，重新開始第二個循環(huán)計數(shù)。用74LS161構(gòu)成8421碼60進(jìn)制計數(shù)器

個位片計數(shù)至1010時異步歸零，從0開始第二個循環(huán)計數(shù)，第二個循環(huán)計數(shù)開始時個位片的清零端由于“有0出1”而對十位片的CP端產(chǎn)生一個上升沿，因此推動十位片計數(shù)一次；當(dāng)個位片計數(shù)至第20次、30次、40次、50次時，均會推動十位片計數(shù)一次，當(dāng)?shù)?0個時鐘脈沖到來時，個位片計至1010，十位片計至0110，它們將同時清零，重新第二個循環(huán)計數(shù)。用74LS161構(gòu)成8421碼24進(jìn)制計數(shù)器

個位片計數(shù)至1010時異步歸零，從0開始第二個循環(huán)計數(shù)，第二個循環(huán)計數(shù)開始時個位片的清零端由于“有0出1”而對十位片的CP端產(chǎn)生一個上升沿，因此推動十位片計數(shù)一次；當(dāng)個位片計數(shù)至第20次時，又會推動十位片計數(shù)一次，當(dāng)?shù)?4個時鐘脈沖CP到來時，個位片計至0100，十位片計至0010，這兩個1同時送入與非門，使兩片同時清零，重新第二個循環(huán)計數(shù)。實踐2：74LS161構(gòu)成12進(jìn)制計數(shù)器1.目的：用74LS161實現(xiàn)十二進(jìn)制計數(shù)，驗證擴展功能。3.實驗步驟：①接線：74LS161的CR非接與非門輸出，Q?、Q?、Q?接與非門輸入：目標(biāo)值1011，CP接1kHz信號，Q?~Q?接LED；②通電：LD非預(yù)置端接高電平，CR非初始高電平，觀察LED狀態(tài)；③計數(shù)：CP觸發(fā)下，LED從0000開始計數(shù)，到1011時是否立即清零（回到0000）。4.注意事項：與非門輸入需接Q?、Q?、Q?1011的高電平位。2.器材：74LS161、面包板、5V電源、與非門74LS00、LED4個，接Q?~Q?，CP信號發(fā)生器。5.觀察要點：LED循環(huán)范圍0000~1011共12個狀態(tài)，符合十二進(jìn)制。知識總結(jié)1.同步計數(shù)器比異步計數(shù)器速度快，集成芯片擴展進(jìn)制核心是“反饋控制”；2.十進(jìn)制計數(shù)器需跳過無效態(tài)，確保自啟動；3.工程中優(yōu)先用集成計數(shù)器，減少自行設(shè)計的復(fù)雜度。［案例］擴展使用集成計數(shù)器芯片。（參看教材圖10-28）工程實例［案例分析］

當(dāng)兩個74LS161芯片構(gòu)成8位同步二進(jìn)制計數(shù)器時，可將低位芯片的兩個使能端P和T連在一起恒接“1”，CO端直接與高位芯片的使能端P相連；高位芯片的使能端T恒接高電平“1”；兩芯片的清零端

和預(yù)置數(shù)端

分別連在一起接高電平“1”，CP端連在一起與時鐘輸入信號相連，從而構(gòu)成同步二進(jìn)制計數(shù)器。

如果用反饋清零法或反饋預(yù)置數(shù)法將74LS161芯片構(gòu)成任意進(jìn)制的計數(shù)器，其方法和用74LS90所采用的方法類似。

何謂計數(shù)器的“自啟動”能力？

你會做嗎？

如何區(qū)分同步時序邏輯電路和異步時序邏輯電路？你能判斷和區(qū)分米萊型電路和莫爾型電路嗎？

試用74LS90集成計數(shù)器構(gòu)成一個十二進(jìn)制計數(shù)器，要求用反饋預(yù)置數(shù)法實現(xiàn)。

試述時序邏輯電路的分析步驟。你掌握了根據(jù)次態(tài)方程寫功能真值表的方法嗎？檢驗學(xué)習(xí)效果試用74LS161集成計數(shù)器構(gòu)成一個六十進(jìn)制計數(shù)器，要求用反饋清零法實現(xiàn)。

10.3

認(rèn)識寄存器提出問題數(shù)碼寄存器與移位寄存器的區(qū)別是什么？74LS194雙向移位寄存器如何實現(xiàn)左移、右移與并行輸入？移位寄存器如何構(gòu)成環(huán)形計數(shù)器？串行與并行輸入/輸出的應(yīng)用場景是什么？核心提示：數(shù)碼寄存器僅并行存/取數(shù)據(jù)，移位寄存器可串行/并行操作；74LS194靠S?、S?控制工作模式：左移/右移/并行輸入，環(huán)形計數(shù)器由移位寄存器首尾相連構(gòu)成。知識準(zhǔn)備

寄存器是可用來存放數(shù)碼、運算結(jié)果或指令的電路。寄存器是計算機的重要部件，通常由具有存儲功能的多位觸發(fā)器組合起來構(gòu)成。一位觸發(fā)器可以存儲一個二進(jìn)制代碼，存放n個二進(jìn)制代碼的寄存器，需用n位觸發(fā)器來構(gòu)成。數(shù)碼寄存器

按照功能的不同，寄存器可分為數(shù)碼寄存器和移位寄存器兩大類。數(shù)碼寄存器只能并行送人數(shù)據(jù)，需要時也只能并行輸出。移位寄存器中的數(shù)據(jù)可以在移位脈沖作用下依次右移或左移，數(shù)據(jù)既可以并行輸人、并行輸出，也可以串行輸人、串行輸出，還可以并行輸人、串行輸出，串行輸人、并行輸出，使用十分靈活，用途也很廣。

數(shù)字電路中用來存放二進(jìn)制數(shù)代碼的電路稱為寄存器。

寄存器是計算機的重要部件，通常由具有存儲功能的多位觸發(fā)器組合起來構(gòu)成。單獨一位觸發(fā)器可存儲1個二進(jìn)制代碼，存放n個二進(jìn)制代碼的寄存器，需用n位觸發(fā)器來構(gòu)成。

按照功能的不同，可將寄存器分為數(shù)碼寄存器和移位寄存器兩大類。數(shù)碼寄存器只能并行送入數(shù)據(jù)，需要時也只能并行輸出。移位寄存器中的數(shù)據(jù)可以在移位脈沖作用下依次逐位右移或左移，數(shù)據(jù)既可以并行輸入、并行輸出，也可以串行輸入、串行輸出，還可并行輸入、串行輸出，串行輸入、并行輸出，應(yīng)用十分靈活，用途也很廣。異步復(fù)位端為低電平時，寄存器清零。D觸發(fā)器構(gòu)成的四位寄存器D2

1D

Q3D3

1D

1D

D1

1D

D0CPQ2Q1Q0R00000異步復(fù)位端為高電平時：無CP脈沖到來寄存器保持原態(tài)，CP上升沿到來后存入數(shù)碼。110111101

即：無論寄存器中原來的內(nèi)容是什么，只要送數(shù)控制時鐘脈沖CP上升沿到來，加在并行數(shù)據(jù)輸入端的數(shù)據(jù)D3~D0將立即被送入進(jìn)寄存器中，有：輸出不變10.3.1數(shù)碼寄存器并行輸出端10.3.2

移位寄存器

在存數(shù)操作之前，先將各個觸發(fā)器清零。當(dāng)出現(xiàn)第1個移位脈沖CP時，待存數(shù)碼的最高位和4個觸發(fā)器的數(shù)碼同時右移1位，即待存數(shù)碼的最低位存入Q0，而寄存器原來所存數(shù)碼的最高位從Q3輸出；出現(xiàn)第2個移位脈沖時，待存數(shù)碼的次低位和寄存器中的4位數(shù)碼又同時右移1位。依此類推，在4個移位脈沖作用下，寄存器中的4位數(shù)碼同時右移4次，待存的4位數(shù)碼便可存入寄存器。

Dr

1D

C

1D

C

1D

C

1D

C

FF0FF1FF2FF3

Q

Q

Q

Q

D0CPQ0Q1Q2Q3串行輸入端串行輸出端移位脈沖

Dr

1D

C

1D

C

1D

C

1D

C

FF0FF1FF2FF3

D0CPQ0Q1Q2Q3QCrQCrQCrQCr雙向移位寄存器右移移位工作過程演示右移輸入端右移輸出端0000101000110011101111雙向移位寄存器右移移位狀態(tài)轉(zhuǎn)換真值表

D0

1D

C

1D

C

1D

C

1D

C

FF0FF1FF2FF3

DiCPQ0Q1Q2Q3QCrQCrQCrQCr雙向移位寄存器左移移位工作過程演示左移輸出端左移輸入端0000101000110011101111雙向移位寄存器左移移位狀態(tài)轉(zhuǎn)換真值表

常用的寄存器芯片有四位雙穩(wěn)鎖存器74LS77、CC4042和CC40194；八位雙穩(wěn)鎖存器74LS100；六位寄存器74LS174等。其中鎖存器屬于電平觸發(fā)，在送數(shù)狀態(tài)下，輸入端送入的數(shù)據(jù)電位不能變化，否則將發(fā)生“空翻”。下圖所示是四位雙向移位寄存器CC40194的管腳引線排列圖：41235671516DSRD0D1D2VSSCPQ3Q2VDDCC40194891011121413D3S0DSLS1Q1Q0Cr·移位寄存器不僅具有普通寄存器存儲二進(jìn)制代碼的功能，還可以實現(xiàn)數(shù)據(jù)的串行與并行之間的相互轉(zhuǎn)換，為數(shù)據(jù)處理提供一個合適的傳輸方式CC40194雙向移位寄存器內(nèi)部有四個雙穩(wěn)觸發(fā)器，共用一個時鐘脈沖輸入端CP，上升沿觸發(fā)。CC40194（或74LS194）是典型的雙向移位寄存器芯片。邏輯電路通常由4位上升沿（或下降沿）觸發(fā)的觸發(fā)器和4選1數(shù)據(jù)選擇器的輸入控制電路組成。移位寄存器的工作性能41235671516DRABCGNDCPQDQCUCC74LS194891011121413DS0DLS1QBQACr·來一個低脈沖，無論電路狀態(tài)如何，輸出均刷新為0，異步清零功能時鐘脈沖無上升沿到來時，移位寄存器輸出狀態(tài)不變。靜態(tài)保持功能00S1S0=00時，在CP作用下，各觸發(fā)器次態(tài)等于原態(tài)。動態(tài)保持功能11S1S0=11時，在CP作用下，并行輸入數(shù)據(jù)端ABCD被送入寄存器，輸出次態(tài)等于輸入ABCD并行輸入功能

S1S0=01時，在移位脈沖上升沿作用下，電路完成右移移位過程。右移移位功能S1S0=10時，在移位脈沖上升沿作用下，電路完成左移移位過程。左移移位功能

可見，74LS194芯片功能有異步清零、靜態(tài)保持、動態(tài)保持、并行輸入、左移移位和右移移位六項功能。Q0Q1Q2Q30010000110.3.3移位寄存器的應(yīng)用1.構(gòu)成環(huán)形計數(shù)器移位寄存器的D0和Q3相連可構(gòu)成工作時序為1的環(huán)形計數(shù)器1DFF01DFF11DFF21DFF3D0CPD2D1D3Q0Q1Q2Q3特點：N位移位寄存器可以計n個數(shù)，實現(xiàn)模n計數(shù)器。狀態(tài)為1的輸出端的序號等于計數(shù)脈沖的個數(shù)，移位寄存器構(gòu)成環(huán)形計數(shù)器時通常不需要譯碼電路。010010001DFF01DFF11DFF21DFF3D0CPD2D1D3Q0Q1Q2Q341235671516DRABCGNDCPQDUCC74LS194891011121413DS0D