項(xiàng)目7

學(xué)習(xí)數(shù)字電路中時(shí)序邏輯電路主要內(nèi)容

時(shí)序邏輯電路概述1時(shí)序邏輯電路分析與設(shè)計(jì)2常用時(shí)序邏輯電路3時(shí)序邏輯電路的設(shè)計(jì)實(shí)例4第一部分時(shí)序邏輯電路概述時(shí)序邏輯電路特點(diǎn)

時(shí)序邏輯電路概述時(shí)序邏輯電路特點(diǎn)一般情況下，電路包含組合邏輯電路和存儲(chǔ)電路兩部分組合邏輯電路至少有一個(gè)輸出反饋到存儲(chǔ)電路的輸入端，而存儲(chǔ)電路的輸出中至少有一個(gè)是組合邏輯電路的輸入，與當(dāng)前的其他外輸入共同決定電路當(dāng)前的輸出時(shí)序邏輯電路表示方法

時(shí)序邏輯電路概述邏輯表達(dá)式X(x1，x2，…，xi)代表當(dāng)前的輸入信號(hào)，Y(y1，y2，…，yj)代表當(dāng)前的輸出信號(hào)，W(w1，w2，…，wn)代表存儲(chǔ)電路的當(dāng)前輸入信號(hào)，Q(q1，q2，…，ql)代表存儲(chǔ)電路的當(dāng)前輸出信號(hào)狀態(tài)轉(zhuǎn)換圖描述時(shí)序電路狀態(tài)轉(zhuǎn)換的幾何圖形稱(chēng)為狀態(tài)轉(zhuǎn)換圖，簡(jiǎn)稱(chēng)狀態(tài)圖，如圖所示。在狀態(tài)圖中，圓圈內(nèi)的字母或數(shù)字表示電路的各個(gè)狀態(tài)，箭頭表示狀態(tài)轉(zhuǎn)換的方向。當(dāng)箭頭的起點(diǎn)和終點(diǎn)在同一個(gè)圓圈上時(shí)，則表示狀態(tài)不變，標(biāo)在連線上的數(shù)字表示狀態(tài)轉(zhuǎn)換前輸入信號(hào)的取值和輸出值。通常將輸入信號(hào)的取值寫(xiě)在斜線上方，輸出值寫(xiě)在下方狀態(tài)轉(zhuǎn)換表描述時(shí)序電路輸出狀態(tài)與輸人、電路的現(xiàn)態(tài)、次態(tài)之間關(guān)系的表格形式稱(chēng)為狀態(tài)轉(zhuǎn)換表，簡(jiǎn)稱(chēng)狀態(tài)表。對(duì)于描述時(shí)序電路的邏輯功能狀態(tài)表和狀態(tài)圖起著同樣的作用。時(shí)序圖時(shí)序圖是依據(jù)時(shí)間變化順序，畫(huà)出反映時(shí)鐘脈沖、輸入信號(hào)、各存儲(chǔ)器件狀態(tài)及輸出之間對(duì)應(yīng)關(guān)系的波形圖。時(shí)序圖直觀、形象地表示出各種信號(hào)與電路狀態(tài)發(fā)生轉(zhuǎn)換的時(shí)間順序。時(shí)序邏輯電路分類(lèi)

時(shí)序邏輯電路概述分類(lèi)方式類(lèi)型邏輯功能的不同計(jì)數(shù)器、寄存器、移位寄存器、順序脈沖發(fā)生器電路中觸發(fā)器狀態(tài)變化是否同步同步時(shí)序電路和異步時(shí)序電路同步時(shí)序電路是指電路中所有的觸發(fā)器受同一時(shí)鐘控制，各觸發(fā)器狀態(tài)的轉(zhuǎn)換是同步發(fā)生的。異步時(shí)序電路是指電路中觸發(fā)器不受同一時(shí)鐘控制，各觸發(fā)器狀態(tài)的轉(zhuǎn)換不是同步發(fā)生的。電路中觸發(fā)器狀態(tài)變化是否同步米里(Mealy)型和摩爾(Moore)型電路第二部分時(shí)序邏輯電路分析與設(shè)計(jì)時(shí)序邏輯電路的分析通用時(shí)序邏輯電路分析的一般步驟根據(jù)給定的時(shí)序電路結(jié)構(gòu)圖寫(xiě)出下列各邏輯方程式：各觸發(fā)器的時(shí)鐘信號(hào)CP的邏輯表達(dá)式、時(shí)序電路的輸出方程、各觸發(fā)器的驅(qū)動(dòng)方程。將驅(qū)動(dòng)方程代入相應(yīng)觸發(fā)器的特征方程，求得觸發(fā)器的次態(tài)方程，進(jìn)而求得時(shí)序邏輯電路的狀態(tài)方程。根據(jù)狀態(tài)方程和輸出方程，列出該時(shí)序電路的狀態(tài)表，畫(huà)出狀態(tài)圖或時(shí)序圖。由時(shí)序圖歸納給定時(shí)序邏輯電路的邏輯功能。時(shí)序邏輯電路的分析例題1【例1】試分析如圖所示時(shí)序電路的邏輯功能。由圖可以看出，這是一個(gè)由J-K觸發(fā)器構(gòu)成的同步時(shí)序邏輯電路，分析過(guò)程如下：（1）寫(xiě)出各邏輯方程：時(shí)序邏輯電路的分析例題1（2）將驅(qū)動(dòng)方程代入相應(yīng)的J-K觸發(fā)器的特性方程，求得各J-K觸發(fā)器的狀態(tài)方程為：（3）列狀態(tài)表、畫(huà)狀態(tài)圖和時(shí)序圖。根據(jù)上述狀態(tài)方程和輸出方程，列出時(shí)序邏輯電路的狀態(tài)表，如表所示。Z00010011001011111000時(shí)序邏輯電路的分析例題1根據(jù)狀態(tài)表畫(huà)出狀態(tài)轉(zhuǎn)移圖，如圖所示。由于電路的輸出信號(hào)僅與存儲(chǔ)電路的輸出狀態(tài)有關(guān)，因此為Moore型電路。（4）邏輯功能分析根據(jù)狀態(tài)轉(zhuǎn)移圖可以看出這是一個(gè)計(jì)數(shù)器，由于各觸發(fā)器時(shí)鐘信號(hào)為同一個(gè)CP信號(hào)，因此為同步計(jì)數(shù)器。這個(gè)計(jì)數(shù)器是模為4的二進(jìn)制加法計(jì)數(shù)器，計(jì)數(shù)狀態(tài)從00到11，計(jì)數(shù)滿(mǎn)4個(gè)數(shù)時(shí)，輸出Z=1，即逢4進(jìn)1的進(jìn)位輸出。時(shí)序邏輯電路的設(shè)計(jì)通用時(shí)序邏輯電路分析的一般步驟由給定的邏輯功能求出原始狀態(tài)圖，正確畫(huà)出原始狀態(tài)圖是時(shí)序邏輯電路設(shè)計(jì)最關(guān)鍵的一步。首先分析給定的邏輯功能，確定輸入變量、輸出變量、該電路應(yīng)該包含的狀態(tài)以及狀態(tài)轉(zhuǎn)移圖。對(duì)原始狀態(tài)轉(zhuǎn)移圖進(jìn)行化簡(jiǎn)，使?fàn)顟B(tài)數(shù)目減少，從而可以減少電路中所需觸發(fā)器的個(gè)數(shù)或門(mén)電路的個(gè)數(shù)。對(duì)化簡(jiǎn)后的狀態(tài)進(jìn)行二進(jìn)制編碼，畫(huà)出編碼后的狀態(tài)轉(zhuǎn)移圖。

根據(jù)驅(qū)動(dòng)方程和輸出方程，畫(huà)出邏輯電路閣，最后檢查自啟動(dòng)能力。如果不能自啟動(dòng)，應(yīng)修改某個(gè)觸發(fā)器的驅(qū)動(dòng)方程。時(shí)序邏輯電路的分析例題3

時(shí)序邏輯電路的分析例題3

圖1例3的簡(jiǎn)化狀態(tài)圖

圖2例3的編碼狀態(tài)圖

時(shí)序邏輯電路的分析例題3

圖1例3的簡(jiǎn)化狀態(tài)圖

圖2例3的編碼狀態(tài)圖

時(shí)序邏輯電路的分析例題3（4）求出所選觸發(fā)器的驅(qū)動(dòng)方程、時(shí)序電路的狀態(tài)方程和輸出方程。本例共包含三個(gè)狀態(tài)，因此需要兩個(gè)觸發(fā)器，可選用J-K觸發(fā)器。根據(jù)編碼狀態(tài)圖及J-K觸發(fā)器的驅(qū)動(dòng)表，畫(huà)出各觸發(fā)器驅(qū)動(dòng)信號(hào)及電路輸出信號(hào)的真值表，如表所示。輸入現(xiàn)態(tài)次態(tài)輸出驅(qū)動(dòng)信號(hào)XZ0000000×0×0011001××1010001×10×1000100×1×1010100××0110010×11×?xí)r序邏輯電路的分析例題3

第三部分常用時(shí)序邏輯電路觸發(fā)器

觸發(fā)器根據(jù)邏輯功能的不同，觸發(fā)器可分為RS觸發(fā)器、D觸發(fā)器、JK觸發(fā)器、T觸發(fā)器、T觸發(fā)器等；根據(jù)觸發(fā)方式的不同，觸發(fā)器可分為電平觸發(fā)器、邊沿觸發(fā)器等；根據(jù)電路結(jié)構(gòu)的不同，觸發(fā)器可分為基本RS觸發(fā)器、同步RS觸發(fā)器、邊沿觸發(fā)器等?；綬S觸發(fā)器

基本RS觸發(fā)器也稱(chēng)RS鎖存器，是各類(lèi)觸發(fā)器的基本組成部分，也可單獨(dú)作為一個(gè)記憶元件來(lái)使用?；綬S觸發(fā)器可由或成非門(mén)構(gòu)成，也可由與非門(mén)構(gòu)成。下面介紹的由與非門(mén)構(gòu)成的基本RS觸發(fā)器，是常用的基本邏輯電路之一。由與非門(mén)構(gòu)成的基本RS觸發(fā)器的原理圖如圖所示。

與非門(mén)是數(shù)字電路的一種基本邏輯電路。是與門(mén)和非門(mén)的疊加，有多個(gè)輸入和一個(gè)輸出。若當(dāng)輸入均為高電平（邏輯1），則輸出為低電平（邏輯0）；若輸入中至少有一個(gè)為低電平（邏輯0），則輸出為高電平（邏輯1）。基本RS觸發(fā)器如上圖所示，是由與非門(mén)組成的RS觸發(fā)器，真值表如表所示，點(diǎn)擊仿真按鈕，可以根據(jù)邏輯探針的亮滅檢驗(yàn)其邏輯關(guān)系。X1X4X2X3100111保持不變保持不變01100011與非門(mén)是數(shù)字電路的一種基本邏輯電路。是與門(mén)和非門(mén)的疊加，有多個(gè)輸入和一個(gè)輸出。若當(dāng)輸入均為高電平（邏輯1），則輸出為低電平（邏輯0）；若輸入中至少有一個(gè)為低電平（邏輯0），則輸出為高電平（邏輯1）。當(dāng)X5為高電平、X6為低電平時(shí)，此時(shí)X2為低電平、X3為高電平，如圖1所示，當(dāng)X6為高電平時(shí)，X2、X3保持原狀態(tài)不變，；當(dāng)X5為低電平、X6為高電平時(shí)，X2為高電平、X3為低電平，如圖2所示。X5，X6都為低電平時(shí)，X2、X3都為高電平，如圖3所示。圖1

當(dāng)X5為高電平，X6為低電平時(shí)

圖2

當(dāng)X5為低電平，X6為高電平時(shí)

圖3當(dāng)輸入都為低電平時(shí)同步RS觸發(fā)器

工程上，除要求邏輯電路的輸出狀態(tài)受輸入信號(hào)的控制外，還要求觸發(fā)電路按一定的節(jié)拍，與數(shù)字系統(tǒng)中其他的電路同步翻轉(zhuǎn)變化。因此，常在觸發(fā)電路中加入一個(gè)時(shí)鐘信號(hào)CP，只是在時(shí)鐘信號(hào)CP變?yōu)橛行щ娖胶?，觸發(fā)器的狀態(tài)才能發(fā)生變化，故此稱(chēng)為電平觸發(fā)器。具有時(shí)鐘脈沖控制的觸發(fā)器又稱(chēng)為時(shí)鐘觸發(fā)器，亦稱(chēng)為同步觸發(fā)器(鐘控觸發(fā)器)，時(shí)鐘控制(同步控制)信號(hào)常用CLK(Clock)表示。

如圖所示是電平觸發(fā)RS觸發(fā)器基本的電路結(jié)構(gòu)形式，也稱(chēng)為同步RS觸發(fā)器。它是由與非門(mén)組成的RS鎖存器和由與非門(mén)組成的輸入控制電路組成的。與常規(guī)RS觸發(fā)器相比，同步RS觸發(fā)器多出一個(gè)端子，稱(chēng)為時(shí)鐘信號(hào)輸入端結(jié)構(gòu)，可以使同步RS觸發(fā)器根據(jù)時(shí)鐘脈沖時(shí)序改變輸出狀態(tài)。當(dāng)輸入端(S、R)狀態(tài)發(fā)生變化。同時(shí)只有時(shí)鐘信號(hào)輸人端有方波信號(hào)時(shí)，同步RS觸發(fā)器狀態(tài)才會(huì)發(fā)生改變。即在時(shí)鐘脈沖下降沿時(shí)，觸發(fā)器才會(huì)按照輸入狀態(tài)改變輸出狀態(tài),反之亦然。寄存器

在計(jì)算機(jī)和很多數(shù)字電路中，常常需要暫時(shí)存放一些二值數(shù)碼，而寄存器(Register)就是用來(lái)存放二值數(shù)據(jù)、指令和代碼的邏輯部件的。用一個(gè)觸發(fā)器組成的寄存器可以寄存一位二進(jìn)制代碼，用N個(gè)觸發(fā)器組成的寄存器就可以存放N位二進(jìn)制數(shù)碼，這也是寄存器存入數(shù)碼的基本原理。寄存器不同于存儲(chǔ)器，它容量小，存放時(shí)間短，只適合于暫時(shí)存放一些中間處理結(jié)果；而存儲(chǔ)器容量大，存放日時(shí)間長(zhǎng)，常用于存放最終結(jié)果。

寄存器可以分為數(shù)碼寄存器和移位寄存器。寄存器1.同步D觸發(fā)器74LS75組成的4位寄存器如圖7-14所示，74LS75芯片是4位雙穩(wěn)態(tài)D型鎖存器，如圖所示，構(gòu)成一個(gè)四位寄存器，時(shí)鐘脈沖設(shè)置為100Hz，在脈沖作用下，鎖存器的每一位都能夠寄存一位二進(jìn)制碼，低電平時(shí)，寄存器儲(chǔ)存為0，高電平時(shí)寄存器儲(chǔ)存為1，由開(kāi)關(guān)控制的仿真結(jié)果可以檢驗(yàn)。圖7-14是一個(gè)用電平觸發(fā)的D觸發(fā)器組成的4位寄存器的實(shí)例——74LS75的邏輯圖。由電平觸發(fā)的動(dòng)作特點(diǎn)可知，在CLK的高電平期間Q端狀態(tài)跟隨D端狀態(tài)而變，在CLK變成低電平以后，Q端將保持CLK變?yōu)榈碗姇r(shí)刻D端的狀態(tài)。圖1到圖4表示寄存器的部分狀態(tài)。真值表如表7-6所示。圖1-4的寄存器電路，接收數(shù)據(jù)時(shí)所有各位代碼是同時(shí)輸入的，而且觸發(fā)器中的數(shù)據(jù)是并行地出現(xiàn)在輸出端，因此將這種輸入輸出方式稱(chēng)為并行輸入、并行輸出方式。圖1寄存器狀態(tài)1

圖2寄存器狀態(tài)2圖3寄存器狀態(tài)3圖4寄存器狀態(tài)4寄存器2.用D觸發(fā)器74LS74組成的移位寄存器74LS74芯片是雙D型正沿觸發(fā)器（帶預(yù)置和清除端），移位寄存器是指寄存器里儲(chǔ)存的代碼能在移位脈沖的作用下依次左移或右移。如圖所示的74LS74組成的移位寄存器除了具有存儲(chǔ)代碼的功能以外,還具有移位功能。所謂移位功能，是指寄存器里存儲(chǔ)的代碼能在移位脈沖的作用下依次左移成右移。因此，移位寄存器不但可以用來(lái)寄存代碼，還可以用來(lái)實(shí)現(xiàn)數(shù)據(jù)的串行——并行轉(zhuǎn)換、數(shù)值的運(yùn)算以及數(shù)據(jù)處理等。因?yàn)閺拿}沖信號(hào)上升沿到達(dá)開(kāi)始到輸出端新?tīng)顟B(tài)的建立需要經(jīng)歷一段傳輸延遲時(shí)間，所以，于是當(dāng)脈沖信號(hào)的上升沿同時(shí)作用于所有觸發(fā)器時(shí)，它們的輸入端的狀態(tài)還沒(méi)有改變，于是后一個(gè)芯片的輸出端按照前一個(gè)芯片的輸出端的狀態(tài)翻轉(zhuǎn)，同時(shí)加到寄存器輸入端的代碼也存入第一個(gè)芯片中，總的效果相當(dāng)于移位寄存器里的原有代碼依次右移了一位。具體過(guò)程為當(dāng)KeyA變?yōu)楦唠娖綍r(shí)，第一個(gè)觸發(fā)器U1的輸入端接收輸入信號(hào)，其余的每個(gè)觸發(fā)器輸入端均與前邊一個(gè)觸發(fā)器的Q端相連。因?yàn)閺腃LK上升沿到達(dá)開(kāi)始到輸出端新?tīng)顟B(tài)的建立遲時(shí)間所以當(dāng)CLK的上升沿同時(shí)作用于所有的觸發(fā)器需要經(jīng)過(guò)一段傳輸延時(shí)，它們輸入端(D端)的狀態(tài)還沒(méi)有改變。于是U2按Q1原來(lái)的狀態(tài)翻轉(zhuǎn)，U3按Q2原來(lái)的狀態(tài)翻轉(zhuǎn)，U4按Q3原來(lái)的狀態(tài)翻轉(zhuǎn)。同時(shí)，加到寄存器輸入端D1的代碼存人U1?？偟男Ч喈?dāng)于移位寄存器里原有的代碼依次右移了1位。寄存器2.用D觸發(fā)器74LS74組成的移位寄存器例如，在4個(gè)時(shí)鐘周期內(nèi)輸人代碼依次為1011，而移位寄存器的初始狀為Q1Q2Q3Q4=0000,那么在移位脈沖(也就是觸發(fā)器的時(shí)鐘脈沖)的作用下，移位寄存器里代碼的移動(dòng)情況如表7-7所示。將時(shí)鐘頻率放慢為0.1Hz，代碼1的移動(dòng)過(guò)程如上圖所示。CLK的順序輸入D1Q1Q2Q3Q4000000111000200100311010411101可以看到，經(jīng)過(guò)4個(gè)CLK信號(hào)以后，串行輸入的4為代碼全部移入了移位寄存器中，同時(shí)在4個(gè)觸發(fā)器的輸出端得到了并行輸出的代碼。因此，利用移位寄存器可以實(shí)現(xiàn)代碼的串行-并行轉(zhuǎn)換。如果首先將4位數(shù)據(jù)并行地置入移位寄存器的4個(gè)觸發(fā)器中，然后連續(xù)加入4個(gè)移位脈沖，則移位寄存器里的4位代碼將從串行輸出端D1依次送出，從而實(shí)現(xiàn)了數(shù)據(jù)的并行-串行轉(zhuǎn)換。計(jì)數(shù)器計(jì)數(shù)器是數(shù)字電路中應(yīng)用最廣泛的邏輯部件。計(jì)數(shù)器的功能是記錄輸入脈沖的個(gè)數(shù)。計(jì)數(shù)器所能記憶的最大脈沖個(gè)數(shù)稱(chēng)為計(jì)數(shù)器的模，又稱(chēng)為計(jì)數(shù)器的容量或計(jì)數(shù)器的長(zhǎng)度。例如3位二進(jìn)制計(jì)數(shù)器的模為M=23=8；n位二進(jìn)制計(jì)數(shù)器的模為M=2n。計(jì)數(shù)器有各種不同的分類(lèi)方法。按計(jì)數(shù)器狀態(tài)的轉(zhuǎn)換是否受同一時(shí)鐘控制，可分為同步計(jì)數(shù)器和異步計(jì)數(shù)器；按計(jì)數(shù)過(guò)程中計(jì)數(shù)器的數(shù)值是遞增還是遞減，又可以分為加法計(jì)數(shù)器、減法計(jì)數(shù)器和加/減計(jì)數(shù)器(又稱(chēng)為可逆計(jì)數(shù)器)；按計(jì)數(shù)器器的計(jì)數(shù)進(jìn)制還可以分為二進(jìn)制計(jì)數(shù)器、十進(jìn)制計(jì)數(shù)器和任意進(jìn)制計(jì)數(shù)器。中規(guī)模集成計(jì)數(shù)器的產(chǎn)品種類(lèi)多，通用性強(qiáng)，應(yīng)用十分廣泛。下面介紹幾種常用的集成計(jì)數(shù)器的功能和使用方法。計(jì)數(shù)器1.4位同步二進(jìn)制加法計(jì)數(shù)器74LS1614位同步二進(jìn)制加法計(jì)數(shù)器74LS161的原理圖如右圖所示。74LS161芯片為同步4位二進(jìn)制計(jì)數(shù)器，它具有時(shí)鐘端CLK、四個(gè)數(shù)據(jù)輸入端A~B、清零端CLR、使能端ENP和ENT、置數(shù)端LOAD、數(shù)據(jù)輸出端QA~QD、以及進(jìn)位輸出端RCO。74LS161的功能表如表7-8所示。當(dāng)清零端MR=“0”，計(jì)數(shù)器輸出QD、QC、QB、QA立即為全“0”，這個(gè)時(shí)候?yàn)楫惒角辶愎δ?，如下圖所示。當(dāng)CLR=“1”且LOAD=“0”時(shí)，在CP信號(hào)上升沿作用后，74LS161輸出端QA~QD的狀態(tài)分別與并行數(shù)據(jù)輸入端DA~DD的狀態(tài)一樣，稱(chēng)為同步置數(shù)功能，如下圖所示。而只有當(dāng)CLR=LOAD=ENP=ENT=“1”、CLK脈沖上升沿作用后，計(jì)數(shù)器加1。74LS161還有一個(gè)進(jìn)位輸出端RCO，其邏輯關(guān)系是RCO=QA·QB·QC·QD·ENT。計(jì)數(shù)器如下圖所示，將時(shí)鐘脈沖頻率設(shè)置為1Hz，令CLR=LOAD=ENP=ENT=“1”，由仿真可以觀察到LED數(shù)碼管的數(shù)字變化，計(jì)數(shù)過(guò)程從0開(kāi)始，每次加1，數(shù)到F（十進(jìn)制的15）后，回到0并重新開(kāi)始計(jì)數(shù)。計(jì)數(shù)器2.用T觸發(fā)器構(gòu)成的同步2進(jìn)制減法計(jì)數(shù)器用T觸發(fā)器構(gòu)成的同步2進(jìn)制減法計(jì)數(shù)器原理圖如圖所示。為了提高計(jì)數(shù)速度，可采用同步計(jì)數(shù)器，其特點(diǎn)是，計(jì)數(shù)脈沖同時(shí)接于各位觸發(fā)器的時(shí)鐘脈沖輸入端，當(dāng)計(jì)數(shù)脈沖到來(lái)時(shí)，各觸發(fā)器同時(shí)被觸發(fā)，應(yīng)該翻轉(zhuǎn)的觸發(fā)器是同時(shí)翻轉(zhuǎn)的，沒(méi)有各級(jí)延遲時(shí)間的積累問(wèn)題。同步計(jì)數(shù)器也可稱(chēng)為并行計(jì)數(shù)器。按二進(jìn)制數(shù)運(yùn)算規(guī)律進(jìn)行計(jì)數(shù)的同步計(jì)數(shù)器稱(chēng)作二進(jìn)制同步計(jì)數(shù)器，其中隨著計(jì)數(shù)脈沖的輸入作遞減計(jì)數(shù)的計(jì)數(shù)器稱(chēng)作同步二進(jìn)制減法計(jì)數(shù)器。計(jì)數(shù)器同步二進(jìn)制減法計(jì)數(shù)器的設(shè)計(jì)思想如下：1）所有觸發(fā)器的時(shí)鐘控制端均由計(jì)數(shù)脈沖CLK輸入，CLK的每一個(gè)觸發(fā)沿都會(huì)使所有的觸發(fā)器狀態(tài)更新。2）應(yīng)控制觸發(fā)器的輸入端，可將觸發(fā)器接成T觸發(fā)器。當(dāng)?shù)臀徊幌蚋呶唤栉粫r(shí)，令高位觸發(fā)器的T=0，觸發(fā)器狀態(tài)保持不變；當(dāng)?shù)臀幌蚋呶唤栉粫r(shí)，令高位觸發(fā)器的T=1，觸發(fā)器翻轉(zhuǎn)，計(jì)數(shù)減1。將時(shí)鐘脈沖的頻率設(shè)置為1Hz，可以清楚的觀察到減法計(jì)數(shù)器的工作規(guī)律。將J、K引腳連接起來(lái)構(gòu)成T觸發(fā)器，繼而連接成如圖7-20所示的二進(jìn)制減法計(jì)數(shù)器。二進(jìn)制減法計(jì)數(shù)器的規(guī)則：在n位二進(jìn)制減法計(jì)數(shù)器中，只有當(dāng)?shù)趇位以下各位觸發(fā)器同時(shí)為0時(shí)，再減1才能使第i為觸發(fā)器翻轉(zhuǎn)。波形仿真如圖所示。計(jì)數(shù)器3.同步10進(jìn)制可逆計(jì)數(shù)器74LS190同步10進(jìn)制可逆計(jì)數(shù)器74LS190原理圖如圖所示。在加/減控制信號(hào)作用下，可遞增計(jì)數(shù)，也可遞減計(jì)數(shù)的電路，稱(chēng)作加/減計(jì)數(shù)器，又稱(chēng)可逆計(jì)數(shù)器。74LS190芯片為可預(yù)置十進(jìn)制同步可逆計(jì)數(shù)器。如圖所示，74LS190的引腳中，A~D為數(shù)據(jù)輸入端（置數(shù)端），QA~QD為數(shù)據(jù)輸出端；CTEN為控制端，低電平有效；U/D為加/減控制端，低電平時(shí)加法計(jì)數(shù)，高電平時(shí)減法計(jì)數(shù)；LOAD為置數(shù)控制端，低電平有效；RCO為進(jìn)位/借位輸出端；CLK為脈沖信號(hào)輸入端。由邏輯分析儀可以觀察其加法計(jì)數(shù)和減法計(jì)數(shù)的時(shí)序圖，如下圖所示。計(jì)數(shù)器將時(shí)鐘脈沖頻率設(shè)置為100Hz，可以通過(guò)LED數(shù)碼管觀察到數(shù)字變化：當(dāng)引腳CTEN、U/D、LOAD分別置為0、0、1時(shí)，電路工作在加法計(jì)數(shù)狀態(tài)，此時(shí)數(shù)碼管的顯示從0開(kāi)始計(jì)數(shù)，每次加1，數(shù)到9后，回到0并重新開(kāi)始計(jì)數(shù),數(shù)碼管計(jì)數(shù)如下圖所示；當(dāng)引腳CTEN、U/D、LOAD分別置為0、1、1時(shí)，電路工作在減法計(jì)數(shù)狀態(tài)，此時(shí)數(shù)碼管的顯示從9開(kāi)始計(jì)數(shù)，每次減1，數(shù)到0后，回到9并重新開(kāi)始計(jì)數(shù)，數(shù)碼管計(jì)數(shù)如下圖所示。加法計(jì)數(shù)仿真減法計(jì)數(shù)仿真計(jì)數(shù)器當(dāng)PL=0時(shí)，輸出端QD~QA的狀態(tài)分別與并行數(shù)據(jù)輸入端D~A的狀態(tài)一樣，稱(chēng)為同步置數(shù)功能，如圖所示。計(jì)數(shù)器

有效0001有效0110有效1010有效1101

計(jì)數(shù)器

計(jì)數(shù)順序計(jì)數(shù)器狀態(tài)

00000100012001030011401005010160110701118100091001101010111011121100131101141110151111160000計(jì)數(shù)器

順序脈沖發(fā)生器在數(shù)字系統(tǒng)中，有時(shí)需要系統(tǒng)按照規(guī)定的順序進(jìn)行一系列的操作，就需要有一組在時(shí)間上有一定先后順序的脈沖信號(hào)，再用這組脈沖信號(hào)形成所需要的各種控制信號(hào)。順序脈沖發(fā)生器就是產(chǎn)生順序脈沖的電路。1.功能說(shuō)明74LS161為二進(jìn)制計(jì)數(shù)器，可直接清除，74LS138為3-8線譯碼器（多路轉(zhuǎn)換器），由它們構(gòu)成了順序脈沖發(fā)生器。2.仿真原理圖如圖所示為利用Multisim的仿真原理圖，圖中為計(jì)數(shù)器計(jì)數(shù)的狀態(tài)。順序脈沖發(fā)生器雖然74LS161是同步電路，但由于各觸發(fā)器的傳輸延遲時(shí)間不可能完全相同，將計(jì)數(shù)器輸出狀態(tài)輸入譯碼器進(jìn)行譯碼時(shí)，存在競(jìng)爭(zhēng)-冒險(xiǎn)現(xiàn)象。為了消除競(jìng)爭(zhēng)-冒險(xiǎn)現(xiàn)象，可以在74LS138的使能端G1端加入選通脈沖，選通脈沖的有效時(shí)間應(yīng)與觸發(fā)器的翻轉(zhuǎn)時(shí)間錯(cuò)開(kāi)，可選擇G1信號(hào)作為74LS138的選通脈沖。輸出的順序脈沖波形圖如圖所示。第四部分時(shí)序邏輯電路設(shè)計(jì)實(shí)例設(shè)計(jì)實(shí)例設(shè)計(jì)目的（1）學(xué)習(xí)數(shù)字電路110序列檢測(cè)器的原理；（2）掌握用Multisim對(duì)數(shù)字電路進(jìn)行仿真和分析的方法；（3）了解序列檢測(cè)器的構(gòu)成和功能并對(duì)其進(jìn)行調(diào)試。設(shè)計(jì)任務(wù)利用數(shù)電的基礎(chǔ)知識(shí)和Multisim軟件設(shè)計(jì)一個(gè)序列編碼檢測(cè)器，當(dāng)檢測(cè)到輸入信號(hào)出現(xiàn)110序列編碼（按照自左至右的順序）時(shí)，電路輸出為1，否則輸出為0。設(shè)計(jì)實(shí)例設(shè)計(jì)思路（1）由給定的邏輯功能建立原始狀態(tài)圖和原始狀態(tài)表；（2）狀態(tài)簡(jiǎn)化；（3）狀態(tài)分配；（4）選擇觸發(fā)器類(lèi)型；（5）確定激勵(lì)方程和輸出方程；（6）畫(huà)出邏輯圖并檢查自啟動(dòng)能力。設(shè)計(jì)過(guò)程1.建立原始狀態(tài)圖和原始狀態(tài)表2.狀態(tài)化簡(jiǎn)3.狀態(tài)分配4．觸發(fā)器的選擇5.確定激勵(lì)和輸出方程組6.根據(jù)真值表設(shè)計(jì)邏輯電路圖設(shè)計(jì)實(shí)例1.建立原始狀態(tài)圖和原始狀態(tài)表根據(jù)設(shè)計(jì)任務(wù)的要求，電路有一個(gè)輸入信號(hào)A以及一個(gè)輸出信號(hào)Y，該電路是要對(duì)輸入信號(hào)A的編碼序列進(jìn)行檢測(cè)。設(shè)電路的初始狀態(tài)為S1，初始狀態(tài)S1對(duì)應(yīng)的輸出為Y=0，此時(shí)的輸入可能是A=0或A=1。當(dāng)時(shí)鐘脈沖上升沿到來(lái)時(shí)，A=0則保持狀態(tài)S1不變，表示收到一個(gè)0；A=1則轉(zhuǎn)向第二個(gè)狀態(tài)S2，表示收到一個(gè)1。當(dāng)在狀態(tài)S2時(shí)，若A=0則表示連續(xù)輸入編碼10而不是110，則回到初始狀態(tài)S1重新檢測(cè)；若A=1則表示連續(xù)輸入編碼為11，則繼續(xù)檢測(cè)，轉(zhuǎn)向第三個(gè)狀態(tài)S3。當(dāng)在狀態(tài)S3時(shí)，若A=0則表示連續(xù)輸入編碼110，則輸出Y=1并轉(zhuǎn)向第四個(gè)狀態(tài)S4；若A=1則表示連續(xù)輸入編碼為110后又收到一個(gè)1，視為進(jìn)行下一輪檢測(cè)。當(dāng)在狀態(tài)S4時(shí)，無(wú)論A為何值，輸出Y均為0。根據(jù)給定的邏輯功能可列出電路的原始狀態(tài)表如表所示，并畫(huà)出原始狀態(tài)圖如圖所示?，F(xiàn)態(tài)（Sn）次態(tài)/輸出（/Y）A=0A=1S1S1/0S2/0S2S1/0S3/0S3S4/1S3/0S4S1/0S2/0設(shè)計(jì)實(shí)例2.狀態(tài)化簡(jiǎn)下面進(jìn)行狀態(tài)化簡(jiǎn)，觀察110序列檢測(cè)原始狀態(tài)轉(zhuǎn)換表中的S1與S4可得出，當(dāng)A=0，和A=1時(shí)，分別具有相同的次態(tài)及相同的輸出，因此S1與S4存在等價(jià)狀態(tài)，故可以對(duì)原始狀態(tài)表進(jìn)行化簡(jiǎn)。得到的化簡(jiǎn)后的狀態(tài)轉(zhuǎn)換表如表所示?，F(xiàn)態(tài)（Sn）次態(tài)/輸出（Sn+1/Y）A=0A=1S1S1/0S2/0S2S1/0S3/0S3S1/1S3/03.狀態(tài)分配化簡(jiǎn)后的三個(gè)狀態(tài)可以用二進(jìn)制代碼組合（00,01,10,11）中任意三個(gè)來(lái)表示，于是選用S1=00，S2=01，S3=11。用兩個(gè)觸發(fā)器組合電路，觀察上表，當(dāng)輸入信號(hào)A=1時(shí)，有S1→S2→S3的變化順序，當(dāng)A=0的時(shí)候，又有S3→S1的變化，綜合這兩方面，這里采取00→01→11→00的變化順序，能使其中的組合電路