注：不含主觀題單元測試第1題判斷題(1分)基于FPGA技術(shù)的電路設(shè)計，其頂層文件只能采用原理圖方式進(jìn)行設(shè)計第2題單選題(1分)quartus軟件支持原理圖的設(shè)計方式，它自帶了libraries庫，該庫自帶了___個子庫A1B2C3D4第3題單選題(1分)quartusII軟件不支持____輸入方式AVHDLB原理圖C掃描輸入DverilogHDL第4題判斷題(1分)設(shè)計文件不能生成元件符號symbol。單元測試第1題判斷題(1.5分)判斷下面標(biāo)識符是否合法：exs$第2題單選題(1分)在verilogHDL語言中，基數(shù)格式的2'b11等于十進(jìn)制_______。A1B2C3D11第3題判斷題(1分)wire[7:0]databus

該語句定義了一個八位寬度的線網(wǎng)類型的變量第4題填空題(1分)在verilogHDL語言中，標(biāo)識符是由26個英文大小寫字母，下劃線和____組成的正確答案：:["數(shù)字"]第5題單選題(2分)在verilogHDL語言中，信號的默認(rèn)寬度是___。A一位B兩位C四位D八位第6題單選題(1分)若x=4’b1001,

y=4’b0010，那么9–(x>y)的值是________A8

BfalseCtrueD9第7題單選題(1分)若x=4’b1001,y=4’b0010,那么x%y的值是____________A4’b0010

B4’b0011

C4’b0100D4’b0001第8題單選題(1分)在verilogHDL語言中，信號默認(rèn)的數(shù)據(jù)類型是______。AwireBregCinteger

Dtime第9題單選題(1分)在verilogHDL語言中，線網(wǎng)類型信號定義時的關(guān)鍵詞是_________。AwireBregCintegerDtime第10題單選題(1分)在verilogHDL語言中，定義標(biāo)識符時不能選用______。A英文字母B數(shù)字C下劃線D漢字第11題單選題(1分)在verilogHDL語言的語法中，信號共有_________種數(shù)據(jù)類型A1B2C3D4第12題單選題(1分)verilogHDL程序開始及結(jié)束的關(guān)鍵詞是___________Abegin

endBmoduleendmoduleCentityend

Dbegin

endmodule第13題填空題(1分)在verilogHDL語言中，表示乘法的運算符是____。正確答案：:["*"]第14題填空題(1分)在verilogHDL語言中，位拼接運算符是____。正確答案：:["{}"]第15題填空題(1分)在verilogHDL語言中，移位運算符將操作數(shù)向左、右移動指定的位數(shù)，空出的位置用____補(bǔ)充。正確答案：:["0"]第16題填空題(1分)在verilogHDL語言中，符號常量定義時的關(guān)鍵詞是____。正確答案：:["parameter"]第17題填空題(1分)邏輯功能描述語句是程序設(shè)計中最重要的部分，在電路上相當(dāng)于器件的____.正確答案：:["內(nèi)部電路結(jié)構(gòu)"]第18題填空題(1分)在verilogHDL語言中，表示輸入信號的關(guān)鍵詞是____。正確答案：:["input"]第19題填空題(1分)一個完整的verilogHDL程序由三個基本部分構(gòu)成，分別是模塊端口定義、信號類型說明和____。正確答案：:["邏輯功能描述部分"]第20題單選題(1分)下面的說法中，正確的是_____________。ASignalTap和Modelsim都是邏輯測試儀BSignalTap是邏輯測試儀，Modelsim是仿真工具CSignalTap和Modelsim都是仿真工具DSignalTap是仿真工具，Modelsim是邏輯測試儀第21題判斷題(1分)在verilogHDL語言中，字符被轉(zhuǎn)換成8位的ascii碼。第22題判斷題(1分)在verilogHDL語言中，整數(shù)只能用十進(jìn)制表示。第23題判斷題(1分)在verilogHDL語言中，英文字母的大小寫是不區(qū)分的。第24題判斷題(1分)在verilogHDL語言中，程序中的注釋可以被編譯。單元測試第1題判斷題(1分)在verilogHDL語言中，常用的三種并行語句是：連續(xù)賦值語句、例化語句和過程語句。第2題判斷題(1分)連續(xù)賦值語句是由關(guān)鍵詞always引導(dǎo)的。第3題填空題(1分)在always引導(dǎo)的過程語句中，同步清零的時序邏輯電路的敏感信號是____。

正確答案：:["時鐘信號的邊沿"]第4題判斷題(2分)在verilogHDL語言中只有并行語句，沒有順序語句。第5題填空題(2分)在一個時序邏輯電路中，clr是異步清零信號，低電平有效，clk是時鐘信號,工作邊沿是上升沿。若用always引導(dǎo)的過程語句描述電路的邏輯關(guān)系，其敏感信號是____、____正確答案：:["posedgeclk"]正確答案：:["negedgeclr"]第6題單選題(2分)若時間尺度語句是timescale10ns/1ns，則#6.17代表的時間長度是________nsA6nsB61nsC61.7nsD62ns第7題單選題(1分)下面語句中不屬于順序語句的是_________。Aif…else條件語句Bfor循環(huán)語句C元件例化語句Dcase語句

第8題判斷題(1分)連續(xù)賦值語句中，賦值號是“<=”。第9題判斷題(1分)例化語句可實現(xiàn)程序的層次化設(shè)計。第10題填空題(1分)時間尺度語句timescale用來定義仿真塊的仿真時間單位和____。正確答案：:["仿真精度"]第11題填空題(1分)verilogHDL中常用的循環(huán)語句有4種，分別是____語句、repeat語句、while語句和forever語句。正確答案：:["for"]第12題填空題(1分)在always引導(dǎo)的過程語句中，當(dāng)敏感信號由多個信號構(gòu)成時，信號之間用____連接。正確答案：:["or","逗號"]第13題填空題(1分)在verilogHDL語言中，主要的并行語句有____、連續(xù)賦值語句、例化語句等。正確答案：:["過程語句"]第14題單選題(1分)非阻塞型賦值語句的賦值號是___________。A<=

B=C==

D!=第15題判斷題(1分)無論數(shù)碼管是共陰還是共陽極接線，七段譯碼器的真值表都是相同的。第16題判斷題(1分)在verilogHDL語言中，用if語句和case語句編寫的程序表達(dá)的邏輯關(guān)系是完全相同的。第17題判斷題(1分)在同一個always塊中，必須混合使用阻塞型和非阻塞型賦值語句單元測試第1題填空題(1分)可編程邏輯器件按照集成度分，可分為高密度（HPLD）器件和____器件。正確答案：:["低密度器件"]第2題填空題(1分)已知時鐘信號的頻率是50MHz,若利用該信號進(jìn)行分頻，產(chǎn)生10KHz的脈沖信號，則分頻系數(shù)是____。正確答案：:["5000"]第3題填空題(5分)下面是一個具有同步清零功能的模30計數(shù)器的設(shè)計程序，請補(bǔ)全程序：modulefdiv0(clk,dout,rst);input

clk,rst;____reg[4:0]dout;always@____begin

if(!rst)

____elseif（dout>=29）dout<=0

else

____

end____正確答案：:["output[4:0]dout;"]正確答案：:["posedgeclk"]正確答案：:["dout<=0;"]正確答案：:["dout<=dout+1;"]正確答案：:["endmodule"]第4題填空題(5分)下面是八位雙向移位寄存器的設(shè)計程序，請在空格中補(bǔ)全程序：modulerlshift(q,d,lod,clk,clr,s,dir,dil);input[7:0]d;input

lod,clk,clr,s,dir,dil;output[7:0]q;____;always@(posedgeclk

ornegedge

clr)beginif(~clr)____;;

elseif(lod)

q=d;

elseif(s)begin____;q[7]=dir;

endelse

beginq=q<<1;____;end____endmodule正確答案：:["reg[7:0]q"]正確答案：:["q=8'b00000000"]正確答案：:["q=q>>1"]正確答案：:["q[0]=dil"]正確答案：:["end"]單元測試第1題判斷題(1分)宏功能模塊LPM是基于器件結(jié)構(gòu)做了優(yōu)化設(shè)計的參數(shù)可設(shè)置的程序。第2題判斷題(1分)仿真軟件Modelsim是第三方的軟件。第3題填空題(1分)宏功能模塊LPM是____的縮寫。正確答案：:["libraryofparameterizedmodule"]第4題填空題(5分)設(shè)有一個電路模塊，其頂層文件如下modulemydds(clk,fcw,trstn,sin);

input

clk；input[19:0]

fcw；

inputtrstn；output[8:0]sin；

wire[9:0]addr;mycounteru1(.clk(clk),.rstn(rstn),.din(fcw),.dout(addr));sinx

u2(.clka(clk),.adda(addr),.douta(sin));endmoduletest若對該模塊進(jìn)行仿真，則根據(jù)該頂層文件，在填空處補(bǔ)全testbench測試文件程序：`timescale1ns/1nsmodule

test_mydds;regclk;____；reg

rstn;____；myddsuut(.clk(clk),.fcw(fcw),.rstn(rstn),.sin(sin));

initialbeginclk=0；

fcw=0;rstn=0;#1000

rstn=1;#1000000

fcw=30000;#1000000

f