2025年CPU設(shè)計專項訓(xùn)練卷考試時間：______分鐘總分：______分姓名：______一、1.簡述馮·諾依曼體系結(jié)構(gòu)和哈佛體系結(jié)構(gòu)的主要區(qū)別及其對CPU設(shè)計的影響。2.什么是RISC指令集架構(gòu)？列舉并簡述RISC指令集通常具有的幾條基本原則。3.CPU中主要包含哪些寄存器？請分別說明通用寄存器、程序計數(shù)器(PC)、指令寄存器(IR)、累加器等的作用。二、4.描述一條典型指令（如R型指令）在單周期CPU中的執(zhí)行過程。假設(shè)該指令需要從內(nèi)存讀取操作數(shù)，請說明數(shù)據(jù)流向。5.什么是數(shù)據(jù)通路？繪制簡圖（文字描述形式即可，無需實際圖形）說明單周期CPU的數(shù)據(jù)通路結(jié)構(gòu)，并標(biāo)明主要的數(shù)據(jù)流。6.控制器如何產(chǎn)生取指階段、譯碼階段、執(zhí)行階段、訪存階段和寫回階段所需的控制信號？簡述硬布線控制器和微程序控制器在控制信號生成方式上的主要區(qū)別。三、7.假設(shè)一條指令需要執(zhí)行n個階段，每個階段耗時均為1個時鐘周期。采用流水線技術(shù)將該指令序列處理，流水線深度為k（k≤n）。若流水線存在k-1個流水線氣泡（stalls），計算該指令序列的完成時間（總執(zhí)行時間）。8.列舉流水線中可能出現(xiàn)的三種主要冒險類型。簡述數(shù)據(jù)冒險的一種解決方法（如數(shù)據(jù)旁路），并說明其原理。9.什么是控制冒險？采用分支目標(biāo)緩沖（BTB）進(jìn)行分支預(yù)測的基本思想是什么？BTB可能產(chǎn)生兩種類型的預(yù)測錯誤，請分別說明。四、10.解釋存儲層次結(jié)構(gòu)的設(shè)計思想。為什么需要采用多級存儲器構(gòu)成存儲層次？11.某CPU主存地址為32位，Cache直接映射，共有128個塊，每個塊大小為128字節(jié)。請計算主存地址中哪些位用于標(biāo)識Cache塊號？若訪問的Cache塊命中，計算從主存讀取一個字（64位）數(shù)據(jù)需要多少次訪存操作？若未命中，則需先從主存加載整個Cache塊，再訪問所需數(shù)據(jù)，計算從主存讀取一個字（64位）數(shù)據(jù)需要多少次訪存操作？12.什么是Cache的寫策略？簡述寫回（Write-Back）策略的基本原理，并說明其可能帶來的問題以及相應(yīng)的解決方案（如通過無效化Invalidation機(jī)制）。五、13.什么是虛擬存儲器？它與物理主存之間通過什么機(jī)制進(jìn)行映射？簡述頁面置換算法的基本思想。14.某多核處理器有4個處理核心，每個核心支持SMT技術(shù)，可以同時執(zhí)行2個線程（Warp/Thread）。假設(shè)處理器每個時鐘周期可以完成4個整數(shù)運算（如ADD指令）。當(dāng)運行一個包含100個ADD指令的線程時，該多核處理器（在理想情況下，無沖突、無延遲）每時鐘周期最多可以完成多少個ADD指令？如果該線程被分配給一個支持SMT的核心執(zhí)行，其執(zhí)行速度相比不使用SMT的單個核心快多少倍？六、15.設(shè)計一個簡單的4位二進(jìn)制加法器-減法器電路。要求當(dāng)控制信號Sub=0時，實現(xiàn)加法功能；當(dāng)控制信號Sub=1時，實現(xiàn)減法功能（利用二進(jìn)制補(bǔ)碼減法）。請描述電路的基本設(shè)計思路，并說明需要哪些控制信號以及如何實現(xiàn)功能切換。試卷答案一、1.馮·諾依曼結(jié)構(gòu)將程序指令和數(shù)據(jù)存儲在同一個存儲器中，CPU通過同一總線訪問指令和數(shù)據(jù)，指令和數(shù)據(jù)的存儲格式通常相同。哈佛結(jié)構(gòu)將指令和數(shù)據(jù)存儲在兩個獨立的存儲器中，并使用不同的總線分別訪問指令和數(shù)據(jù)，指令和數(shù)據(jù)的存儲格式也可能不同。馮·諾依曼結(jié)構(gòu)簡單，但存在指令和數(shù)據(jù)訪問的沖突，影響吞吐率。哈佛結(jié)構(gòu)提高了指令獲取和數(shù)據(jù)處理的速度，適合對速度要求高的系統(tǒng)，但結(jié)構(gòu)復(fù)雜，成本較高。2.RISC（精簡指令集計算機(jī)）指令集架構(gòu)的特點包括：指令格式規(guī)整、指令執(zhí)行時間單一（單周期執(zhí)行）、指令功能簡單、大部分指令寄存器間直接操作（Load/Store指令除外）、指令集規(guī)模相對較小等?；驹瓌t包括：指令格式簡單規(guī)整，便于硬件實現(xiàn)和流水線處理；指令功能簡單，單周期執(zhí)行，減少指令譯碼復(fù)雜度；寄存器數(shù)量多且功能強(qiáng)，減少訪存次數(shù)；以Load/Store指令訪問主存，其他操作均在寄存器間進(jìn)行；采用延遲槽或指令集擴(kuò)展等技術(shù)解決控制冒險。3.通用寄存器用于暫存運算中的操作數(shù)和中間結(jié)果。程序計數(shù)器(PC)存儲下一條要執(zhí)行的指令的地址。指令寄存器(IR)暫存當(dāng)前正在執(zhí)行的指令。累加器用于存放運算結(jié)果或參與運算的數(shù)之一，是ALU的重要輸入。二、4.單周期CPU執(zhí)行R型指令（如ADDR1,R2,R3）的過程：1.取指階段：從內(nèi)存地址PC中獲取指令，指令放入IR；PC自增指向下一條指令地址。2.譯碼階段：控制器根據(jù)IR中的操作碼生成相應(yīng)的控制信號，并從IR中讀取源寄存器編號R2、R3，將地址發(fā)送到寄存器組，同時發(fā)出讀信號。3.執(zhí)行階段：控制器發(fā)出執(zhí)行信號，ALU讀取R2、R3中的內(nèi)容，執(zhí)行ADD運算，結(jié)果放入ALU輸出暫存器。4.訪存階段：此階段通常為空，因為R型指令不訪問內(nèi)存。5.寫回階段：控制器發(fā)出寫回信號，將ALU輸出暫存器中的結(jié)果寫入目的寄存器R1。5.數(shù)據(jù)通路是CPU內(nèi)部傳送數(shù)據(jù)的路徑網(wǎng)絡(luò)。單周期CPU數(shù)據(jù)通路結(jié)構(gòu)：PC輸出指向內(nèi)存地址總線，內(nèi)存輸出數(shù)據(jù)經(jīng)數(shù)據(jù)總線送入IR和寄存器組。指令寄存器IR輸出操作碼到控制器，同時輸出源寄存器地址到寄存器組讀總線。寄存器組輸出數(shù)據(jù)到ALU的輸入端和控制器。ALU輸出結(jié)果到寄存器組寫總線?？刂破靼l(fā)出各種控制信號（如取指、讀寄存器、寫寄存器、執(zhí)行ALU操作等）控制數(shù)據(jù)流向。6.控制器通過狀態(tài)觸發(fā)器（如程序計數(shù)器狀態(tài)）和指令譯碼器生成不同指令周期所需的控制信號。硬布線控制器使用組合邏輯電路直接根據(jù)當(dāng)前狀態(tài)和指令操作碼產(chǎn)生控制信號，速度快，但設(shè)計復(fù)雜，不易修改。微程序控制器使用微指令存儲在控制存儲器中，根據(jù)當(dāng)前微地址和指令操作碼（或狀態(tài)）產(chǎn)生控制信號，設(shè)計靈活，易于修改，但速度相對較慢，存在微程序級冒險。三、7.假設(shè)n=k，流水線深度等于指令序列長度。無流水線氣泡時，完成時間為n個時鐘周期。有k-1個流水線氣泡時，每個氣泡占用一個時鐘周期，第一個指令完成時間為n+k-1個時鐘周期。后續(xù)每個指令完成時間增加k-1個時鐘周期?？偼瓿蓵r間=第一個指令完成時間+(n-1)*(k-1)=n+k-1+(n-1)*(k-1)=nk-k+1。另一種理解：前k個指令分別在第1到k個時鐘周期末完成。第k+1個指令在第k+1個時鐘周期末完成，但第1個周期取指，第2個周期譯碼，...，第k個周期執(zhí)行，所以完成時間為k+1。第k+2個指令完成時間為k+2，依此類推。最后一個指令完成時間為n+k?？偼瓿蓵r間=第一個指令完成時間+(n-1)*(k-1)=n+k+(n-1)*(k-1)=nk-k+1。*(修正：通用公式應(yīng)為n/k+(k-1)，當(dāng)n是k的倍數(shù)時，總時間=n/k。當(dāng)n不是k的倍數(shù)時，總時間=n/k+(k-1)。對于n=k，總時間=k/k+(k-1)=1+(k-1)=k。但題目說有k-1個氣泡，可能指有效指令數(shù)與流水線段數(shù)之差？更標(biāo)準(zhǔn)的公式是：流水線長度=K，指令數(shù)=N，氣泡數(shù)=B，則總時間=N*K+(K-1)-B。若N=K，B=k-1，則總時間=K*K+(K-1)-(K-1)=K*K。這似乎與nk-k+1矛盾。需重新審視題目描述或公式應(yīng)用。題目描述“流水線深度為k（k≤n）”，可能指流水線段數(shù)k。題目描述“該指令序列處理”，可能指N個指令。題目描述“存在k-1個流水線氣泡”，這可能指k個階段有k-1個間隙處有氣泡。更標(biāo)準(zhǔn)的模型是：流水線段數(shù)P，指令數(shù)N，P<=N?？倳r間=P+(N-1)-B。若P=k，N=k，B=k-1，則總時間=k+(k-1)-(k-1)=k。這與nk-k+1的推導(dǎo)仍有出入。假設(shè)題目意圖是：N個指令，K段流水線，K-1個氣泡，總時間=K+(N-1)-(K-1)=N。但題目說“假設(shè)該指令序列處理”，N=k。則總時間=N=K=k?；蛘?，總時間=K+(N-1)-B=K+(k-1)-(k-1)=K=k。因此，總完成時間應(yīng)為k個時鐘周期。*(再修正：仔細(xì)審題，題目說“流水線深度為k”，通常指流水線段數(shù)。題目說“存在k-1個流水線氣泡”，這可能指k個流水線階段之間有k-1個流水線氣泡（即第一個階段后就有氣泡，最后一個階段前也有）。標(biāo)準(zhǔn)流水線模型為：P段，N條指令，無氣泡，時間=N+P-1。有B個氣泡，時間=N+P-1-B。此題N=k,P=k,B=k-1。則時間=k+k-1-(k-1)=k+k-1-k+1=k+k-1-k+1=k+k-1-k+1=k。計算有誤。應(yīng)為：N=K,P=K,B=K-1?？倳r間=N+P-1-B=K+K-1-(K-1)=K+K-1-K+1=K+K=2K。如果N=K=5,P=K=5,B=4。時間=5+5-1-4=5。如果N=K=4,P=K=4,B=3。時間=4+4-1-3=4。如果N=K=3,P=K=3,B=2。時間=3+3-1-2=3。如果N=K=2,P=K=2,B=1。時間=2+2-1-1=2。如果N=K=1,P=K=1,B=0。時間=1+1-1-0=1。這看起來合理。所以，總完成時間=2K。此題N=K，所以總時間=2K。根據(jù)題目描述，k是流水線段數(shù)。題目說“流水線深度為k”，通常指流水線段數(shù)P=k。題目說“存在k-1個流水線氣泡”，可能指B=k-1。那么總時間應(yīng)為N+P-1-B=K+K-1-(K-1)=K+K=2K。因此，完成時間為2k個時鐘周期。)8.流水線冒險類型：結(jié)構(gòu)冒險（資源沖突）、數(shù)據(jù)冒險（數(shù)據(jù)依賴）、控制冒險（分支預(yù)測錯誤）。數(shù)據(jù)冒險的解決方法之一是數(shù)據(jù)旁路（DataForwarding/Bypassing）。原理：當(dāng)發(fā)生數(shù)據(jù)冒險（如指令A(yù)的寫回結(jié)果被指令B立即使用）時，不等待結(jié)果寫入寄存器組，而是將ALU的輸出結(jié)果直接通過旁路線路傳遞給后續(xù)指令（如指令B）的寄存器輸入端，使指令B可以提前使用指令A(yù)的計算結(jié)果，從而避免指令B的等待（Stall）。9.控制冒險發(fā)生在發(fā)生分支或跳轉(zhuǎn)指令時，由于不確定下一條指令的地址，導(dǎo)致取指階段提前取到的指令可能不是最終要執(zhí)行的指令，從而需要后續(xù)進(jìn)行指令沖刷（flush）或預(yù)測。分支目標(biāo)緩沖（BTB）是解決控制冒險的一種技術(shù)?；舅枷耄涸谌≈鸽A段，根據(jù)分支指令的地址（PC）查找BTB，如果命中，則認(rèn)為預(yù)測正確，直接從BTB獲取預(yù)測的分支目標(biāo)地址，并按此地址繼續(xù)取指。如果未命中，則按順序或隨機(jī)查找分支目標(biāo)地址，或者認(rèn)為分支不預(yù)測。BTB可能產(chǎn)生的預(yù)測錯誤類型：1.預(yù)測正確：取到正確的目標(biāo)指令。2.預(yù)測錯誤（目標(biāo)地址錯誤）：取到錯誤的指令，需要沖刷并按真實目標(biāo)地址取指。BTB也可能預(yù)測分支不發(fā)生，但實際發(fā)生了（或預(yù)測發(fā)生但實際未發(fā)生），導(dǎo)致取指錯誤，也需要處理。四、10.存儲層次結(jié)構(gòu)的設(shè)計思想是利用不同存儲介質(zhì)（速度、成本、容量的權(quán)衡）構(gòu)成一個層次結(jié)構(gòu)，將頻繁使用的、速度要求高的數(shù)據(jù)放在靠近CPU的快速存儲器中，不常用的數(shù)據(jù)放在較慢、容量較大的存儲器中。這樣可以在保證系統(tǒng)性能的同時，降低成本。CPU在訪問數(shù)據(jù)時，首先在最快的存儲器（如Cache）中查找，如果找到（命中），則直接訪問，速度很快。如果未找到（未命中），則需要訪問下一層存儲器，速度較慢。逐級查找，直到找到數(shù)據(jù)或查找到最低層存儲器（如硬盤）。11.主存地址32位，塊大小128字節(jié)，即塊內(nèi)地址需要7位（2^7=128）。Cache直接映射，128個塊，即Cache地址中有塊號位需要7位?？偟刂肺粩?shù)為32。Cache地址=主存地址。主存地址分為：標(biāo)記（Tag）位+塊號（Index）位+塊內(nèi)地址（Offset）位。塊號位數(shù)=log2(塊數(shù))=log2(128)=7位。塊內(nèi)地址位數(shù)=log2(塊大小/字長)=log2(128/64)=log2(2)=1位（假設(shè)字長64位）。所以，標(biāo)記位數(shù)=總地址位數(shù)-塊號位數(shù)-塊內(nèi)地址位數(shù)=32-7-1=24位。若訪問的Cache塊命中：Cache直接映射，塊號直接由主存地址的低7位確定，標(biāo)記由主存地址的高24位確定。由于命中，無需訪存。只需將塊內(nèi)地址（1位）送到Cache控制器，經(jīng)譯碼選中對應(yīng)的Cache塊，即可從該塊中讀取所需數(shù)據(jù)。因為假設(shè)字長為64位，即一個字包含兩個字節(jié)，而塊大小為128字節(jié)，所以一次訪存可以讀取一個完整的Cache塊，包含兩個字。因此，讀取一個字（64位）數(shù)據(jù)只需要一次訪存操作（讀取整個塊）。12.Cache寫策略是指當(dāng)CPU需要寫入數(shù)據(jù)到Cache時，如何更新主存中的數(shù)據(jù)。寫策略主要有寫直通（Write-Through）和寫回（Write-Back）。寫回（Write-Back）策略的基本原理：當(dāng)CPU寫入數(shù)據(jù)到Cache塊時，只更新Cache中的數(shù)據(jù)，不立即寫入主存中的對應(yīng)數(shù)據(jù)。只有當(dāng)該Cache塊被替換出去時，或者發(fā)生寫失效（WriteMiss）需要從主存加載該塊時，才將該塊的全部數(shù)據(jù)寫回主存。寫回策略的優(yōu)點是減少了訪存的次數(shù)，提高了寫操作的性能。但可能帶來的問題是：如果發(fā)生系統(tǒng)斷電或異常，那些已經(jīng)被寫回Cache但尚未寫回主存的數(shù)據(jù)會丟失。解決方案：需要硬件支持，例如在CPU和主存之間增加一個保護(hù)存儲器（如Battery-backedRAM），或者采用非易失性存儲器。通過無效化（Invalidation）機(jī)制來管理寫回策略的Cache塊：當(dāng)需要寫入的新數(shù)據(jù)標(biāo)記了一個已包含有效數(shù)據(jù)的Cache塊時，需要將該Cache塊標(biāo)記為無效，這樣后續(xù)的讀操作就不會從該塊獲取數(shù)據(jù)，直到它被正確地替換和寫回主存或重新加載。五、13.虛擬存儲器是一種利用輔助存儲器（如硬盤）來擴(kuò)展主存容量的存儲系統(tǒng)。它將主存和輔存統(tǒng)一編址，形成一個大容量的虛擬地址空間。CPU通過虛擬地址訪問內(nèi)存，操作系統(tǒng)負(fù)責(zé)將虛擬地址映射到物理主存地址，并管理虛擬地址與物理主存地址之間的映射關(guān)系（通常使用頁表）。當(dāng)CPU訪問的虛擬頁不在主存中時，會發(fā)生頁面置換（PageFault），操作系統(tǒng)將輔存中的相應(yīng)頁面調(diào)入主存，并可能換出主存中的某個頁面。基本思想是：讓程序使用更大的虛擬地址空間，減少程序員的負(fù)擔(dān)；通過頁表和頁面置換算法，將當(dāng)前活躍的程序部分駐留在快速的主存中，不活躍的部分放在輔存中，從而在有限的物理主存容量下，運行更大規(guī)?；蚋喑绦?。14.多核處理器有4個核心，每個核心支持SMT，可同時執(zhí)行2個線程（Warp/Thread）。處理器每個時鐘周期可完成4個整數(shù)運算（ADD）。當(dāng)運行一個包含100個ADD指令的線程時：一個核心支持SMT時，可以看作兩個邏輯線程并行執(zhí)行。如果該線程只在一個核心上執(zhí)行，且該核心不支持SMT，則該核心每個時鐘周期可以完成2個ADD指令（因為一個核心一次只能執(zhí)行一個線程的一個指令）。如果該線程在一個支持SMT的核心上執(zhí)行，可以看作兩個邏輯線程并行。該核心每個時鐘周期可以完成2個邏輯線程各1個指令，共2個ADD指令。此時，該核心每個時鐘周期可以完成2個ADD指令。該多核處理器共有4個核心，每個核心每個時鐘周期可以完成2個ADD指令。因此，該多核處理器（理想情況下）每個時鐘周期最多可以完成4核心*2ADD/核心/周期=8個ADD指令。如果該線程被分配給一個支持SMT的核心執(zhí)行，相比不使用SMT（假設(shè)只有1個物理核心或該核心不支持SMT，且該線程獨占該核心）的情況，執(zhí)行速度相同，因為每個時鐘周期仍然只能處理該線程的2個指令。但相比一個不支持SMT的核心同時運行兩個不同線程（每個線程1個指令），支持SMT的核心每個周期可以執(zhí)行4個指令。此題只說一個線程，假設(shè)該線程在一個支持SMT的核心上運行，其執(zhí)行速度相比“不使用SMT的單個核心執(zhí)行”指的是相比“一個不支持SMT的核心處理該線程”的情況。不支持SMT的核心每個周期處理該線程2個指令。支持SMT的核心每個周期處理該線程2個指令。所以速度相同。如果題目意圖是比較支持SMT的核心處理該線程，與支持SMT的核心處理兩個不同線程的速度，則后者每個周期處理4個指令，是前者的2倍。但題目描述不明確。按字面理解，執(zhí)行速度倍數(shù)=2/2=1倍，即速度不變。但題目可能想表達(dá)支持SMT的核心處理該線程，相比“一個核心處理該線程”的情況，后者每個周期處理2個指令，前者（支持SMT）可以處理2個指令，所以速度相同。如果題目想表達(dá)支持SMT的核心處理該線程，相比“一個核心處理兩個不同線程”的情況，后者每個周期處理4個指令，前者處理2個指令，速度是后者的1/2。題目描述“相比不使用SMT的單個核心”，最可能指相比“單個核心處理該線程”。則速度倍數(shù)=2/2=1。如果題目想表達(dá)的是支持SMT的核心處理該線程，相比“一個核心處理兩個不同線程”的速度，則倍數(shù)=2/4=0.5。需要根據(jù)具體上下文理解。假設(shè)題目意圖是支持SMT的核心處理該線程，相比“一個核心處理該線程”的速度。則倍數(shù)=2/2=1。因此，相比單個核心處理該線程，速度快1倍。*(更正：題目說“當(dāng)運行一個包含100個ADD指令的線程時”，這100個指令屬于一個線程。假設(shè)該線程在一個支持SMT的核心上執(zhí)行。支持SMT的核心可以同時執(zhí)行該線程的2個指令。不支持SMT的核心只能按順序執(zhí)行該線程的指令。所以，支持SMT的核心處理該線程，相比不支持SMT的核心處理該線程，速度更快。更準(zhǔn)確地說，支持SMT的核心每個時鐘周期可以處理該線程的2個指令，而不支持SMT的核心每個時鐘周期只能處理該線程的1個指令。因此，支持SMT的核心處理該線程的速度是不支持SMT的核心處理該線程的速度的2倍。)*六、15.設(shè)計一個簡單的4位二進(jìn)制加法器