CMOS數(shù)字集成電路原理與分析第七章CMOS邏輯功能部件第六章

內(nèi)容概述調(diào)整邏輯關(guān)系式，使得輸出為負(fù)邏輯邏輯關(guān)系為與時，nMOS串聯(lián)、nMOS并聯(lián)邏輯關(guān)系為或時，nMOS并聯(lián)、pMOS串聯(lián)改變尺寸可調(diào)整輸入閾值或速度CMOS靜態(tài)組合邏輯設(shè)計準(zhǔn)則晶體管串并聯(lián)的導(dǎo)電因子串聯(lián)并聯(lián)傳輸門邏輯：同或、異或及選擇器動態(tài)邏輯電路：高速電路晶體管尺寸設(shè)計上拉網(wǎng)最壞情況導(dǎo)電因子上拉網(wǎng)最壞情況導(dǎo)電因子相等CMOS靜態(tài)邏輯的功耗1.靜態(tài)功耗：柵極漏電流、漏極反偏pn結(jié)漏電流及亞閾值電流引起。2.動態(tài)功耗：短路電流和瞬態(tài)電路。CMOS靜態(tài)邏輯門的延遲采用多閾值，降低電源電壓降低電源電壓，減小工作頻率第7章CMOS邏輯功能部件010205算數(shù)邏輯單元和移位器二進(jìn)制譯碼器02要點內(nèi)容多路開關(guān)要點內(nèi)容04乘法器要點內(nèi)容要點內(nèi)容0103要點內(nèi)容二進(jìn)制加法器和進(jìn)位鏈7.1多路開關(guān)第7章CMOS邏輯功能部件多路開關(guān)也叫數(shù)據(jù)選擇器或多路選擇器，它可以在控制信號的作用下從多個數(shù)據(jù)通道中選擇某一路到輸出端。K0K1Y00D001D110D211D3晶體管級怎么實現(xiàn)？1bit多路開關(guān)K0、K1取反需要兩個反相器共34個晶體管7.1多路開關(guān)第7章CMOS邏輯功能部件1.基于邏輯門的電路實現(xiàn)2.CMOS組合邏輯規(guī)則構(gòu)建的晶體管級的電路實現(xiàn)4個3輸入與門、1個4輸入或非門、1個反相器構(gòu)成K0、K1取反需要兩個反相器，共46個晶體管從集成電路的角度，還應(yīng)該要完成哪些設(shè)計呢？MOS晶體管的具體尺寸上拉網(wǎng)和下拉網(wǎng)的最壞情況4個p管串聯(lián)，3個n管串聯(lián)Kp/4=Kn/3Wp=(4mn/3mp)Wn分析速度，功耗版圖1bit多路開關(guān)7.1多路開關(guān)第7章CMOS邏輯功能部件K0K1Y00D001D110D211D33.基于傳輸門邏輯的多路開關(guān)在實際應(yīng)用中，多路開關(guān)多采用傳輸門邏輯實現(xiàn)1bit多路開關(guān)結(jié)構(gòu)簡單、速度功耗具有優(yōu)勢K1K0Y[3:0]00D0[3:0]01D1[3:0]10D2[3:0]11D3[3:0]K0,1D0[3:0]D1[3:0]D2[3:0]D3[3:0]Y[3:0]D0[3:0]D1[3:0]D2[3:0]D3[3:0]Y[3:0]7.1多路開關(guān)第7章CMOS邏輯功能部件多路數(shù)據(jù)選擇2026/1/6多路數(shù)據(jù)選擇應(yīng)用實例溫度傳感器濕度傳感器壓力傳感器7.1多路開關(guān)第7章CMOS邏輯功能部件多路數(shù)據(jù)選擇7.2二進(jìn)制譯碼器第7章CMOS邏輯功能部件二進(jìn)制譯碼器是實現(xiàn)代碼轉(zhuǎn)換的核心組件，它能夠?qū)⒍M(jìn)制碼“翻譯”成對應(yīng)的輸出信號，被廣泛應(yīng)用于計算機(jī)、通信系統(tǒng)等領(lǐng)域。nbit輸入信號譯碼器2n輸出狀態(tài)輸入（3bit)輸出（8bit）A0A1A2Y0Y1Y2Y3Y4Y5Y6Y700010000000001010000000100010000001100010000100000010001010000010011000000010111000000013-8譯碼器7.2二進(jìn)制譯碼器第7章CMOS邏輯功能部件二進(jìn)制譯碼器在實際應(yīng)用中發(fā)揮著重要作用。在計算機(jī)的存儲器系統(tǒng)中，二進(jìn)制譯碼器用于選擇存儲單元，根據(jù)地址信號可準(zhǔn)確找到對應(yīng)的存儲單元并進(jìn)行數(shù)據(jù)讀/寫；在數(shù)字顯示系統(tǒng)中，二進(jìn)制譯碼器將二進(jìn)制碼轉(zhuǎn)換為可驅(qū)動數(shù)碼管顯示的信號，以實現(xiàn)數(shù)字的直觀顯示。7.3二進(jìn)制加法器和進(jìn)位鏈第7章CMOS邏輯功能部件二進(jìn)制加法半加(HalfAdder，HA)2個加數(shù)相加產(chǎn)生和值和進(jìn)位輸出2個加數(shù)及進(jìn)位信號相加產(chǎn)生和值和進(jìn)位輸出全加（FullAdder，F(xiàn)A）二進(jìn)制加法的基礎(chǔ)運算單元輸入信號輸出信號ABSCo0000011010101101二進(jìn)制半加運算輸入信號輸出信號ABCiSCo0000000110010100110110010101011100111111二進(jìn)制全加運算S=A⊕B

Co=AB

7.3二進(jìn)制加法器和進(jìn)位鏈第7章CMOS邏輯功能部件一位全加器電路設(shè)計和值S計算電路ABCoSCiFulladder進(jìn)位計算電路和值計算與進(jìn)位計算模塊的輸入相同是否有共用電路？7.3二進(jìn)制加法器和進(jìn)位鏈第7章CMOS邏輯功能部件一位全加器電路設(shè)計1bit晶體管級全加器電路依據(jù)靜態(tài)CMOS組合邏輯設(shè)計規(guī)則“和值”計算中包含與“進(jìn)位產(chǎn)生”計算“進(jìn)位產(chǎn)生”共享全加器進(jìn)位計算1.互補(bǔ)靜態(tài)CMOS全加器共用連接Ci(關(guān)鍵路徑)的管子盡量靠近輸出端和值計算7.3二進(jìn)制加法器和進(jìn)位鏈第7章CMOS邏輯功能部件一位全加器電路設(shè)計2.鏡像CMOS全加器上拉網(wǎng)優(yōu)化后全加器（鏡像全加器）7.3二進(jìn)制加法器和進(jìn)位鏈第7章CMOS邏輯功能部件一位全加器電路設(shè)計3.傳輸門加法器G=ABP=進(jìn)位產(chǎn)生信號進(jìn)位傳輸信號進(jìn)位取消信號7.3二進(jìn)制加法器和進(jìn)位鏈第7章CMOS邏輯功能部件一位全加器電路設(shè)計傳輸門加法器晶體管級電路7.3二進(jìn)制加法器和進(jìn)位鏈第7章CMOS邏輯功能部件一位全加器電路設(shè)計4．曼徹斯特進(jìn)位鏈加法器P為1，G和D均為0，Ci被傳輸至CoG有效時，Mp導(dǎo)通，Mn截止，進(jìn)位輸出信號被上拉為邏輯1。D有效時，Mp截止，Mn導(dǎo)通，進(jìn)位輸出信號被下拉為邏輯0。7.3二進(jìn)制加法器和進(jìn)位鏈第7章CMOS邏輯功能部件多位加法器電路設(shè)計1．行波進(jìn)位加法器tadder=(n-1)tcarry+tsum結(jié)論:1.逐位進(jìn)位加法器的傳播延時與n成線性關(guān)系2.優(yōu)化逐位進(jìn)位加法器的全加器單元時，優(yōu)化“進(jìn)位延時”比“和延時”重要。7.3二進(jìn)制加法器和進(jìn)位鏈第7章CMOS邏輯功能部件多位加法器電路設(shè)計輸入信號和值輸出ABCiS0000100110010100110110010101011100111110輸入信號進(jìn)位輸出ABCiCo00001001010100101110100011011011010111107.3二進(jìn)制加法器和進(jìn)位鏈第7章CMOS邏輯功能部件多位加法器電路設(shè)計正負(fù)補(bǔ)償型行波進(jìn)位4位加法器行波進(jìn)位加法器優(yōu)化目標(biāo):使進(jìn)位通路延遲最小利用加法器的反相特性消除進(jìn)位鏈上的反相器奇數(shù)單元偶數(shù)單元奇數(shù)單元偶數(shù)單元采用正負(fù)補(bǔ)償型行波進(jìn)位結(jié)構(gòu)，nbit加法器的進(jìn)位延遲減少了n-1個反相器的延遲。7.3二進(jìn)制加法器和進(jìn)位鏈第7章CMOS邏輯功能部件多位加法器電路設(shè)計2.四位曼徹斯特進(jìn)位鏈加法器進(jìn)位輸出信號由動態(tài)曼徹斯特進(jìn)位電路產(chǎn)生G=ABP=和值輸出信號由傳輸門加法器產(chǎn)生7.3二進(jìn)制加法器和進(jìn)位鏈第7章CMOS邏輯功能部件多位加法器電路設(shè)計3.進(jìn)位旁路加法器進(jìn)位傳輸信號Pk、進(jìn)位產(chǎn)生信號Gk以及進(jìn)位輸入信號Cik

來生成對應(yīng)各位的進(jìn)位輸出信號進(jìn)位鏈傳輸最壞情況：P0P1P2P3=1,進(jìn)位輸入信號Ci0=1，該信號會沿著整個加法器鏈完成傳輸將P0P1P2P3作為多路開關(guān)的控制信號，當(dāng)其值為1時，進(jìn)位輸入信號Ci0通過旁路開關(guān)送至進(jìn)位輸出信號Co3，改善最壞情況時的進(jìn)位信號傳輸延遲。7.3二進(jìn)制加法器和進(jìn)位鏈第7章CMOS邏輯功能部件多位加法器電路設(shè)計n位進(jìn)位旁路加法器結(jié)構(gòu)n/m個等長的旁路級每一級含m位tadder=tsetup+mtcarry+(n/m-1)tbypass+(m-1)tcarry+tsumtsetup：進(jìn)位產(chǎn)生信號和進(jìn)位傳輸信號所需要的固定時間tcarry：一位進(jìn)位輸出信號的延遲tbypass：通過一級旁路多路開關(guān)的傳輸延遲tsum：產(chǎn)生最后一級“和”所需要的延遲4~8位以內(nèi)，采用行波進(jìn)位加法器超過4~8位，采用進(jìn)位旁路加法器7.3二進(jìn)制加法器和進(jìn)位鏈第7章CMOS邏輯功能部件多位加法器電路設(shè)計4.超前進(jìn)位加法器行波進(jìn)位加法器和進(jìn)位旁路加法器逐級進(jìn)位問題位數(shù)增大加法器速度降低Coi

=

Gi

+

PiCi(i-1)第i級進(jìn)位輸出信號：Cii為第i級的進(jìn)位輸入信號，來源于前一級的進(jìn)位輸出，所以有Cii=Co(i-1)Coi

=Gi

+PiCo(i-1)第0級：Co0=G0+P0Ci0（Ci0為加法器的初始輸入進(jìn)位，通常為0）第1級：Co1=G1+P1Co0=G1+P1G0+P1P0Ci0第2級：Co2=G2+P2Co1=G2+P2G1+P2P1G0+P2P1P0Ci0第i級：Coi=Gi+PiCo(i-1)=Gi+PiGi-1+PiPi-1Gi-2+…+PiPi-1Pi-2…P0Ci0第n-1級：Co(n-1)=Gn-1+Pn-1Co(n-2)=Gn-1+Pn-1Gn-2+Pn-1Pn-2Gn-3+…+Pn-1Pn-2…P0Ci0直接寫出所有進(jìn)位與輸入信號的關(guān)系任何一位的進(jìn)位輸出只由本級和前級的輸入信號組成而不必等待逐級傳輸Si

=

Co(i-1)⊕Ai⊕Bi

=

Co(i-1)⊕Pi7.3二進(jìn)制加法器和進(jìn)位鏈第7章CMOS邏輯功能部件多位加法器電路設(shè)計Si

=

Co(i-1)⊕Ai⊕Bi

=

Co(i-1)⊕Pi4位超前進(jìn)位加法器隨著加法器位數(shù)的增大，這種超前進(jìn)位加法器所需門的尺寸顯然會增大到難以實現(xiàn)，因此，超前進(jìn)位加法器的級數(shù)通常不超過4級，若位數(shù)較大，則在每4級之間采用行波進(jìn)位加法器結(jié)構(gòu)。7.4算數(shù)邏輯單元和移位器第7章CMOS邏輯功能部件算數(shù)邏輯單元算術(shù)邏輯單元（ArithmeticLogicUnit，ALU）既能進(jìn)行算術(shù)運算，又能進(jìn)行邏輯運算的單元基于傳輸門邏輯的算數(shù)邏輯單元7.4算數(shù)邏輯單元和移位器第7章CMOS邏輯功能部件移位器b7b6b5b4b3b2b1b00b7b6b5b4b3b2b1右移1位b6b5b4b3b2b1b00左移1位0110111000110111右移1位11011100左移1位十進(jìn)制1102205522一位可編程移位器隨著移位位數(shù)的增大，電路復(fù)雜度增大7.4算數(shù)邏輯單元和移位器第7章CMOS邏輯功能部件移位器1.桶形移位器行數(shù)代表字長列數(shù)代表最大的可移位數(shù)1.信號只需要通過一個傳輸門，傳播延時為常數(shù)2.面積主要被布線通道占據(jù)特點：7.4算數(shù)邏輯單元和移位器第7章CMOS邏輯功能部件移位器桶式移位器版圖7.4算數(shù)邏輯單元和移位器第7章CMOS邏輯功能部件移位器2.對數(shù)移位器移位數(shù)控制為2i，設(shè)最大移位寬度為M位，則移位級數(shù)為log2M，速度也取決于log2M7.4算數(shù)邏輯單元和移位器第7章CMOS邏輯功能部件移位器2.對數(shù)移位器7.5乘法器第7章CMOS邏輯功能部件二進(jìn)制乘法器運算基礎(chǔ)兩個無符號二進(jìn)制數(shù)X（M位）與Y（N位）的乘法操作可表示為：x+部分積被乘數(shù)乘數(shù)結(jié)果1010101010101010101110011100000001010101011手工計算二進(jìn)制乘法的例子直接按公式順序執(zhí)行，需依次完成N次部分積生成與累加操作，導(dǎo)致總延遲較大7.5乘法器第7章CMOS邏輯功能部件二進(jìn)制乘法器的電路實現(xiàn)1．移位累加乘法器重復(fù)使用一組加法器和移位寄存器來實現(xiàn)部分積的累加x+部分積被乘數(shù)乘數(shù)結(jié)果X3X2

X1X0

X3Y0

X2Y0

X1Y0

X0Y0

Y3Y2

Y1Y0

X3Y1

X2Y1

X1Y1

X0Y1

X3Y2

X2Y2

X1Y2

X0Y2

X3Y3

X2Y3

X1Y3

X0Y3

部分積產(chǎn)生電路(i=0~3)X3Y0

X2Y0

X1Y0

X0Y0

i=0i=1X3Y1

X2Y1

X1Y1

X0Y1

X3Y2

X2Y2

X1Y2

X0Y2

i=2X3Y3

X2Y3

X1Y3

X0Y3

i=2Y0部分積Y1部分積Y2部分積Y3部分積將部分積XkYi分用Pkj表述P30P20P10P00

P31P21P11P01

P32P22P12P02

P33P23P13P03

4bit累加(i=0~1)7.5乘法器第7章CMOS邏輯功能部件二進(jìn)制乘法器的電路實現(xiàn)移位累加乘法器也可以采用一個M位加法器和一個(M+N)位的移位寄存器就實現(xiàn)。開始時移位寄存器將Y存儲在低N位，高M(jìn)位全部置0來完成初始化。每一步，如果Y相對應(yīng)的位為1，則將X和移位寄存器中高M(jìn)位相加，如果Y對應(yīng)的位為0，則無需相加或者說將0和高M(jìn)位相加。加完后將移位寄存器向右移位且最高位補(bǔ)加法器的進(jìn)位信號。結(jié)構(gòu)簡單，需要多步累加7.5乘法器第7章CMOS邏輯功能部件二進(jìn)制乘法器的電路實現(xiàn)2．并行陣列乘法器tm?=[(M?1)+(N?2)]tcarry+(N?1)tsum+tand關(guān)鍵路徑7.5乘法器第7章CMOS邏輯功能部件二進(jìn)制乘法器的電路實現(xiàn)3．保留進(jìn)位乘法器tm?=(N?1)tcarry?+tand?+tmerge7.5