第3章組合邏輯電路3.1概述3.2組合邏輯電路的分析3.3組合邏輯電路的設(shè)討3.4編碼器3.5譯碼器3.6數(shù)據(jù)選擇器3.7數(shù)據(jù)分配器3.8加法器3.9數(shù)值比較器3.10組合邏輯電路中的競爭與冒險3.1概述組合邏輯電路的功能特點是:電路在任意時刻的輸出狀態(tài)只取決于該時刻的輸入狀態(tài)，而與電路的原有狀態(tài)沒有關(guān)系。組合邏輯電路的結(jié)構(gòu)特點是:由門電路構(gòu)成，電路中沒有記憶單元，只存在從輸入到輸出的通路，沒有反饋回路。組合邏輯電路可以有一個或多個輸入端，也可以有一個或多個輸出端.組合邏輯電路功能的描述方法主要有:邏輯表達式、真值表、卡諾圖和邏輯電路圖等。研究組合邏輯電路的主要任務(wù)是:(1)分析已給定組合電路的邏輯功能。

(2)根據(jù)命題要求，設(shè)計組合邏輯電路。

(3)掌握常用中規(guī)模集成電路的邏輯功能，選擇和應(yīng)用到工程實際中去。返回3.2組合邏輯電路的分析3.2.1組合邏輯電路的分析步驟組合邏輯電路的一般分析步驟如下:1.寫出輸出邏輯表達式觀察邏輯電路的組成，根據(jù)給定的組合邏輯電路圖，從輸入到輸出逐級寫出各邏輯門的邏輯表達式，最后得出輸出端與輸入信號的邏輯表達式。

2.將邏輯表達式變?yōu)橐话闩c或式

3.列出真值表根據(jù)一般與或式列出對應(yīng)的真值表。

4.確定電路的邏輯功能根據(jù)真值表的特點分析邏輯電路的規(guī)律，最后確定該組合電路的邏輯功能。下一頁

返回3.2組合邏輯電路的分析3.2.2組合邏輯電路的分析舉例已知組合邏輯電路如圖3.2.1所示，試分析該電路的邏輯功能。解:(1)根據(jù)邏輯電路逐級寫出各邏輯門的表達式，最后寫出輸出函數(shù)的表達式。上一頁

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返回3.2組合邏輯電路的分析(2)將得到的輸出表達式整理成一般與或式。

(3)根據(jù)邏輯函數(shù)式列出真值表。將2個輸入變量的各種取值組合一一列出，并填寫對應(yīng)的輸出變量的值，如表3.2.1所示。

(4)分析電路的邏輯功能。由真值表可以看出:當(dāng)A,B輸入狀態(tài)相同時，Y=0;當(dāng)A同時，Y=1。故此電路具有異或門的邏輯功能，所以該電路是由4B輸入狀態(tài)不個與非門構(gòu)成的異或邏輯電路。上一頁

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返回3.2組合邏輯電路的分析「例3.2.2]已知組合邏輯電路如圖3.2.2所示，試分析該電路的邏輯功能。解:(1)根據(jù)邏輯電路寫出輸出函數(shù)的表達式。(2)將表達式整理成一般與或式。上一頁

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返回3.2組合邏輯電路的分析(3)根據(jù)邏輯函數(shù)式列出真值表，如表3.2.2所示。

(4)根據(jù)真值表分析電路的功能。由真值表可以看出:當(dāng)A,B,C輸入端中有偶數(shù)個1時，輸出Y=1;當(dāng)A,B,C輸入端中有奇數(shù)個1時，輸出Y=0。故該電路是3位的判偶電路，又稱為偶校驗電路。上一頁

返回3.3組合邏輯電路的設(shè)計3.3.1組合邏輯電路的設(shè)計步驟1.分析設(shè)計要求，確定邏輯變量2.根據(jù)設(shè)計要求列出真值表3.簡化和變換邏輯表達式4.畫出邏輯電路圖3.3.2組合邏輯電路的設(shè)計舉例例3.3.1我們設(shè)計一個三人表決電路，最少二人同意結(jié)果才可通過，只有一人同意則結(jié)果被否定。試用與非門實現(xiàn)邏輯電路。下一頁

返回3.3組合邏輯電路的設(shè)計

解:(1)分析設(shè)計要求，確定輸入輸出變量。設(shè)A,B,C分別代表三個人，用Y表示表決結(jié)果。則根據(jù)題意A,B,C分別是電路的三個輸入端，同意為1，不同意為。Y是電路的輸出端，通過為1,否定為0。(2)列出真值表如表表3.3.1所示。(3)化簡和變換邏輯表達式。根據(jù)真值表寫出邏輯表達式，并化簡為上一頁

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返回3.3組合邏輯電路的設(shè)計或用卡諾圖法化簡，如圖3.3.1所示可得:題意要求用與非門實現(xiàn)，故將最簡與或表達式變換為與非一與非式，得(4)畫出對應(yīng)的邏輯電路圖，如圖3.3.2所示。上一頁

返回3.4編碼器數(shù)字系統(tǒng)中存儲或處理的信息常常是用二進制碼表示的。將具有特定意義的信息編成相應(yīng)的二進制代碼的過程稱為編碼。實現(xiàn)編碼功能的邏輯電路稱為編碼器。在數(shù)字系統(tǒng)中，要表示的信息量越多，二進制代碼的位數(shù)就越多。n位二進制代碼有2n個狀態(tài)，可以表示2n個信息。對N個輸入信號進行編碼時，可根據(jù)公式2n≧N來確定二進制代碼的位數(shù)。常用的編碼器有二進制編碼器、二一十進制編碼器、優(yōu)先編碼器等。3.4.1二進制編碼器二進制編碼器是將2n個輸入信號轉(zhuǎn)換成n位二進制代碼輸出的邏輯電路。下一頁

返回3.4編碼器3.4.2二一十進制編碼器二一十進制編碼器是將十進制的10個數(shù)碼n~9編成二進制代碼的邏輯電路。這種二進制代碼又稱為二一十進制代碼，簡稱BCD碼。該編碼器有10個輸入端，4個輸出端，是10線--4線編碼器，真值表如表3.4.2所示。根據(jù)真值表得10線--4線編碼器對應(yīng)的輸出邏輯函數(shù)表達式如下:上一頁

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返回3.4編碼器畫出對應(yīng)的邏輯電路圖如圖3.4.2所示，與8線---3線編碼器相似，I0也可以不畫。3.4.3優(yōu)先編碼器前面討淪的編碼器在2個或2個以上的輸入信號同時有效時，其輸出將是混亂的。在實際應(yīng)用中，經(jīng)常會遇到2個及以上的輸入信號同時有效的情況。如火車站的特快、普快、慢車三種類型的客運列車可能會同時要求進站，但指示列車進站的邏輯電路在某一時刻只能響應(yīng)其中一個請求。因此，必須根據(jù)事情的輕重緩急，規(guī)定好這些控制對象允許操作的先后順序，即優(yōu)先級別。對多個請求信號的優(yōu)先級別進行編碼的邏輯電路稱為優(yōu)先編碼器。輸入信號優(yōu)先級別的高低由設(shè)計者根據(jù)工作需要事先設(shè)定。上一頁

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返回3.4編碼器圖3.4.3所示為8線一3線優(yōu)先編碼器CT74LS148的邏輯功能示意圖。其真值表如表3.4.3所示。為了便于級聯(lián)擴展，CT74LS148優(yōu)先編碼器增加了使能端(低電平有效)和優(yōu)先擴展端和。當(dāng)時，電路處于禁止?fàn)顟B(tài)，即禁止編碼，輸出均為高電平;當(dāng)時，電路處于編碼狀態(tài)，即允許編碼。只有當(dāng)全為1時，才為0，其余情況均1，故表示“電路工作，但無編碼輸入”;當(dāng)至少有1個為有效電平時，，表示“電路工作，且有編碼輸入”。當(dāng)時，根據(jù)不同的優(yōu)先級別輸出對應(yīng)的編碼。在中，的優(yōu)先級別最高，次之，其余依此類推，的級別最低。上一頁

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返回3.4編碼器也就是說，當(dāng)=0時，其余輸入信號不淪是0還是1都不起作用，電路只對進行編碼，輸出=000，此碼為反碼，其原碼為111，其余類推?？梢?，這8個輸入信號優(yōu)先級別的高低次序依次為上一頁

返回3.5譯碼器澤碼是編碼的逆過程，它的功能是將具有特定含義的二進制代碼轉(zhuǎn)換成對應(yīng)的輸出信號。具有澤碼功能的邏輯電路稱為澤碼器。澤碼器可分為兩種類型。一種是將輸入代碼轉(zhuǎn)換成與之唯一對應(yīng)的特定信號，如二進制澤碼器、二一十進制澤碼器。另一種是將一種輸入代碼轉(zhuǎn)換成另一種代碼的輸出，如顯示澤碼器。3.5.1二進制譯碼器將輸入二進制代碼按其原意轉(zhuǎn)換成對應(yīng)特定信號輸出的邏輯電路稱為二進制澤碼器。圖3.5.1表示二進制澤碼器的方框圖，它有n個輸入變量(即n位的二進制代碼輸入)，2n個輸出變量，每一組輸入代碼唯一對應(yīng)一個輸出代碼。下一頁

返回3.5譯碼器下面以3位二進制澤碼器為例，分析澤碼器的電路結(jié)構(gòu)和工作原理。3位二進制澤碼器有3個輸入端A2、A1、A0，23=8個輸出端Y0~Y7，故稱3線--8線澤碼器。其真值表如表3.5.1所示。根據(jù)真值表寫出各輸出表達式為:上一頁

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返回3.5譯碼器可看出，3線--8線澤碼器的8個輸出邏輯函數(shù)為8個不同的最小項，即為3個輸入二進制代碼變量的全部最小項，所以把這種澤碼器稱為全澤碼器，又稱最小項澤碼器。根據(jù)表達式畫出邏輯電路圖，如圖3.5.2所示。CT74LS138是由TTL與非門組成的3線--8線澤碼器，它的邏輯功能示意圖如圖3.5.3所示。CT74LS138功能如表3.5.2所示。由真值表可知，當(dāng)電路工作時，輸出低電平有效，其表達式如下所示。上一頁

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返回3.5譯碼器3.5.2二進制譯碼器的應(yīng)用一、用譯碼器實現(xiàn)組合邏輯電路因為n個輸入變量的二進制澤碼器的輸出為其對應(yīng)的2n個最小項(或最小項的反)，而任一邏輯函數(shù)均可表示為最小項表達式(即標(biāo)準(zhǔn)與或式)的形式，故利用二進制澤碼器和門電路可實現(xiàn)單輸出或多輸出組合邏輯電路的設(shè)計。使用方法為:當(dāng)澤碼器的輸出為低電平有效時，選用與非門;當(dāng)澤碼器的輸出為高電平有效時，選用或門。上一頁

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返回3.5譯碼器例3.5.1試用CT74LS138實現(xiàn)邏輯函數(shù)解:(1)寫出函數(shù)的最小項表達式(2)令A(yù)=A2

、B=A1、C=A0，則上式可以寫為(3)畫出對應(yīng)的邏輯函數(shù)的電路圖，如圖3.5.4所示。上一頁

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返回3.5譯碼器如果本題采用高電平輸出有效的澤碼器設(shè)計時，則表達式可寫為

Y=Y1+Y3+Y4+Y5則其對應(yīng)的邏輯函數(shù)的電路圖如圖3.5.5所示。二、二進制譯碼器的擴展圖3.5.7所示為兩片CT74LS138構(gòu)成4線--16線澤碼器，CT74LS138(1)為低位片，CT74LS138(2)為高位片。當(dāng)輸入A3=0時，低位片CT74LS138(1)工作，當(dāng)輸入A3A2A1A0在0000~0111之間變化時，對應(yīng)的輸出端輸出有效的低電平0，而此時高位片CT74LS138(2)因A3=0，被禁止?jié)纱a，輸出為高電平1。上一頁

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返回3.5譯碼器當(dāng)輸入A3=1時，低位片CT74LS138(1)因A3=1而禁止?jié)纱a，輸出均為高電平1,高位片CT74LS138(2)工作，這時輸入A3A2A1A0

，在1000~1111之間變化時，對應(yīng)的輸出端輸出有效的低電平0。3.5.3二一十進制譯碼器二一十進制澤碼器的邏輯功能是將輸入的10個BCD代碼澤成0~9共10個對應(yīng)的輸出信號。它有4個輸入端，10個輸出端。表3.5.3為二一十進制澤碼器CT74L542的功能表，由表可知，輸入為4位的8421BCD碼，前10種組合對應(yīng)輸出0~9共10個十進制數(shù)，而后6種組合1010~1111均無有效電平輸出，澤碼器拒絕“翻澤”，所以這個電路不會出現(xiàn)誤澤碼，這種澤碼方式稱為完全澤碼方式。上一頁

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返回3.5譯碼器根據(jù)表3.5.3寫出二一十進制澤碼器CT74L542的邏輯函數(shù)表達式為這種采用完全澤碼方式的邏輯電路具有很高的工作穩(wěn)定性。上一頁

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返回3.5譯碼器3.5.4顯示譯碼器在數(shù)字測量儀表和各種數(shù)字系統(tǒng)中，都需要將數(shù)字量直觀地顯示出來，數(shù)字顯示電路通常由澤碼驅(qū)動器和顯示器等部分組成。數(shù)碼顯示器是用來顯示數(shù)字、文字、符號的器件，一七段式數(shù)字顯示器是目前常用的數(shù)字顯示方式，其發(fā)光器件主要有發(fā)光二極管和液晶顯示器，這里主要介紹前者。一、常見的顯示器件1.半導(dǎo)體七段顯示器(LED)七段發(fā)光二極管組成的半導(dǎo)體顯示器如圖3.5.8所示，它有a~g共7個發(fā)光段，利用發(fā)光段的不同組合，可顯示0~9共10個數(shù)字。上一頁

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返回3.5譯碼器半導(dǎo)體顯示器的優(yōu)點是工作電壓低(1.5~3V)、體積小、壽命長、響應(yīng)速度快、亮度高、顏色豐富等。缺點是工作電流較大(一般為10mA左右)。為防止發(fā)光二極管因工作電流過大而損壞，通常串接一個限流電阻R。 常用的集成七段顯示器的內(nèi)部接法有兩種，如圖3.5.9所示。圖(a)為共陽極接法的顯示器。圖(b)為共陰極接法的顯示器。2.液晶顯示器(LCD)液晶是液態(tài)晶體的簡稱，是一種有機化合物。在一定的溫度范圍內(nèi)，它既具有液體的流動性，又具有晶體的光學(xué)特性，其透明度和顏色隨電場、磁場、光等外界條件的變化而變化。其顯示方式分為分段式顯示和點陣式顯示兩種。上一頁

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返回3.5譯碼器液晶顯示器是利用液晶在電場作用下對光的折射率發(fā)生變化的原理來實現(xiàn)顯示的。無外加電場作用時，液晶分子排列整齊，人射的光線絕大部分被反射回來，液晶呈透明狀態(tài)，不顯示數(shù)字。當(dāng)在相應(yīng)字段的電極上加電壓時，液晶中的離子在電場力的作用下作定向運動，在運動過程中不斷撞擊液晶分子，破壞了液晶分子的整齊排列，液晶對人射光產(chǎn)生散射而變成了暗灰色，于是顯示出相應(yīng)的數(shù)字，這就是所謂的“動態(tài)散射效應(yīng)”。當(dāng)外加電壓斷開后，液晶分子又將恢復(fù)到整齊排列狀態(tài)，字形隨之消失。液晶顯示器是一種被動的顯示器件，液晶本身不發(fā)光，而是借助自然光或外界光源顯示的，使用時，要求周圍的環(huán)境有足夠的光線。它的優(yōu)點是:工作電壓低、功耗小、壽命長等;缺點是工作溫度范圍較窄、響應(yīng)速度低等。目前其廣泛應(yīng)用于電子計算機、數(shù)字儀表、計算器、電子手表等電路中。上一頁

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返回3.5譯碼器二、七段顯示譯碼器七段顯示澤碼器的輸入為8421BCD碼，輸出為Ya~Yg共7個信號，分別驅(qū)動顯示器的七個光段，故也稱為4線/7段澤碼器。常用的4線刀段顯示澤碼器的邏輯符號如圖3.5.10所示，功能表如表3.5.4所示。該澤碼器具有較大的輸出電流驅(qū)動能力，可直接驅(qū)動半導(dǎo)體顯示器。圖中A3、A2、A1、A0為8421BCD碼輸入端，Ya~Yg為輸出端，輸出高電平有效，用以驅(qū)動共陰極顯示器。該集成顯示澤碼器設(shè)有多個輔助控制端，其功能如下:(1)試燈輸入端上一頁

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返回3.5譯碼器當(dāng)=0時，無淪其他輸入端狀態(tài)如何，所有各段輸出均為1,顯示數(shù)字8。該輸入端常用于檢查澤碼器本身及顯示器各段好壞。(2)消隱輸入端當(dāng)=0，且=1時，無淪其他輸入端狀態(tài)如何，所有各段輸出均為0,所有字型熄滅。當(dāng)=1，且=1時，澤碼器處于工作狀態(tài)。當(dāng)A3A2A1A0為8421BCD碼時，相應(yīng)輸出端為高電平1，顯示器顯示與輸入代碼對應(yīng)的十進制數(shù)字。(3)滅零輸入端當(dāng)==1時，若=0,當(dāng)輸入A3A2A1A0=0000時，七段全暗，不顯示。當(dāng)輸入A3A2A1A0≠0000時，則照常顯示。

=1，對澤碼無影響。上一頁

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返回3.5譯碼器(4)滅零輸出端端和端共用一個管腳，當(dāng)它作輸出端時，與配合，共同使冗余的0消隱。圖3.5.11所示為4線/7段澤碼器74LS48驅(qū)動7段顯示器的電路，每個輸出端都分別通過一個電阻接到7段顯示器的一個光段上，電阻起限流作用。只有當(dāng)輸出變量為1時，才有足夠大的電流驅(qū)動光段發(fā)光。由上分析可知，7段顯示器必須與4線-7線澤碼器配合使用，即共陽極接法的顯示器應(yīng)選用輸出低電平有效的澤碼器與之配合使用。反之，共陰極接法的顯示器應(yīng)選用輸出高電平有效的澤碼器與之配合使用。上一頁

返回3.6數(shù)據(jù)選擇器數(shù)據(jù)選擇器是指根據(jù)輸入地址控制信號從多路數(shù)據(jù)中選擇其中一路數(shù)據(jù)輸出的電路。它的作用相當(dāng)于一個多輸入的單刀多擲開關(guān)，其示意圖如圖3.6.1所示。2n選1數(shù)據(jù)選擇器有n個地址輸入端，2n個數(shù)據(jù)輸入端，一個數(shù)據(jù)輸出端。3.6.14選1數(shù)據(jù)選擇器4選1數(shù)據(jù)選擇器的邏輯電路圖如圖3.6.2所示，它的功能是根據(jù)地址輸入信號A1A0從4個輸入數(shù)據(jù)D0,D1,D2,D3中選擇一個送到輸出端Y。其功能表如表3.6.1所示。它的邏輯函數(shù)表達式為:下一頁

返回3.6數(shù)據(jù)選擇器由上式可知，數(shù)據(jù)選擇器的輸出邏輯函數(shù)為地址輸入變量的全部最小項之和，所以數(shù)據(jù)選擇器又稱為最小項輸出器，可以用于組合邏輯電路的設(shè)計。由于數(shù)據(jù)選擇器是從多個數(shù)據(jù)輸入中選擇一個作為輸出，因此也稱為多路選擇器或多路開關(guān)。對于n位地址碼的數(shù)據(jù)選擇器，則稱為2n選1數(shù)據(jù)選擇器。3.6.2集成數(shù)據(jù)選擇器一、雙4選1數(shù)據(jù)選擇器雙4選1數(shù)據(jù)選擇器是將2個4選1數(shù)據(jù)選擇器做在一個硅片上，其地址輸入端共用，各自有4個數(shù)據(jù)輸入端和1個輸出端。CC74HC153為典型的雙4選1數(shù)據(jù)選擇器，功能示意圖如圖3.6.3所示。表3.6.2為其功能表。上一頁

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返回3.6數(shù)據(jù)選擇器它的邏輯函數(shù)表達式為:二、8選1數(shù)據(jù)選擇器圖3.6.4為8選1數(shù)據(jù)選擇器CC74HC151的邏輯功能示意圖。其功能表如表3.6.3所示。其邏輯函數(shù)表達式為:上一頁

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返回3.6數(shù)據(jù)選擇器3.6.3數(shù)據(jù)選擇器的應(yīng)用由于數(shù)據(jù)選擇器的輸出函數(shù)表達式包含了輸入地址變量的全部最小項之和，而任意邏輯函數(shù)均可表示為最小項表達式的形式，故可用數(shù)據(jù)選擇器來實現(xiàn)組合邏輯電路的設(shè)計。其具體應(yīng)用分2種情況:一、數(shù)據(jù)選擇器地址輸入變量數(shù)=目標(biāo)組合電路輸入變量數(shù)具體方法如下:(1)寫出目標(biāo)組合電路輸出函數(shù)Y的標(biāo)準(zhǔn)與一或式(即最小項表達式)。

(2)寫出相應(yīng)數(shù)據(jù)選擇器輸出函數(shù)Yn的表達式。上一頁

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返回3.6數(shù)據(jù)選擇器(3)令Y=Yn，比較兩式的對應(yīng)關(guān)系并進行取值。其中，目標(biāo)組合電路輸出Y式中存在的最小項，數(shù)據(jù)選擇器Yn中對應(yīng)最小項的數(shù)據(jù)Di=1，否則Di=0。

(4)畫出邏輯圖。另外，還可用目標(biāo)組合電路輸出函數(shù)Y與數(shù)據(jù)選擇器輸出函數(shù)Yn所對應(yīng)的卡諾圖相等的方法來實現(xiàn)。二、數(shù)據(jù)選擇器地址輸入變量數(shù)<目標(biāo)組合電路輸入變量數(shù)具體方法如下:(1)分別列出目標(biāo)組合電路輸出函數(shù)Y與相應(yīng)數(shù)據(jù)選擇器輸出函數(shù)Yn的真值表，并整合為綜合真值表。上一頁

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返回3.6數(shù)據(jù)選擇器(2)令Y=Yn，根據(jù)綜合真值表比較后取值。注意:此時數(shù)據(jù)選擇器中的數(shù)據(jù)Di不僅僅取值為0和1，還可取值為目標(biāo)組合電路中某一輸入變量的原變量或反變量。

(3)畫出邏輯圖。當(dāng)然，也可分別寫出目標(biāo)電路輸出邏輯函數(shù)Y和數(shù)據(jù)選擇器輸出函數(shù)Yn的表達式，將二者逐個對應(yīng)比較，然后得出相應(yīng)結(jié)果。但此時代數(shù)法較為繁瑣，設(shè)計過程不夠直觀，且容易出錯，故不建議使用。上一頁

返回3.7數(shù)據(jù)分配器數(shù)據(jù)分配是數(shù)據(jù)選擇的逆過程。根據(jù)地址控制信號將一路輸入數(shù)據(jù)分配到不同的通道上去的邏輯電路稱為數(shù)據(jù)分配器，又稱為多路分配器。它有一個數(shù)據(jù)輸入端，多個地址信號輸入端和多個輸出端，相當(dāng)于多個輸出的單刀多擲開關(guān)。3.7.11路--4路數(shù)據(jù)分配器圖3.7.1是一個1路--4路數(shù)據(jù)分配器的邏輯圖，圖中，D是數(shù)據(jù)輸入端，A1，A0是地址控制端，Y0~Y3是4個輸出端。其邏輯圖功能示意圖如圖3.7.2所示。根據(jù)邏輯電路圖可寫出輸出邏輯表達式如下:下一頁

返回3.7數(shù)據(jù)分配器1路--4路數(shù)據(jù)分配器的功能表如表3.7.1所示。根據(jù)地址控制信號A1、A0分別將數(shù)據(jù)D分配給4個輸出端Y0~Y3，故稱為1路--4路數(shù)據(jù)分配器。3.7.2集成數(shù)據(jù)分配器數(shù)據(jù)分配器可用中規(guī)模集成的澤碼器來實現(xiàn)，圖3.7.3所示為由3線--8線澤碼器CT74LS138構(gòu)成1路--8路數(shù)據(jù)分配器。上一頁

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返回3.7數(shù)據(jù)分配器A2~A0是地址信號輸入端，是為數(shù)據(jù)輸出端，三個使能端可分別作為數(shù)據(jù)端和控制端。如將ST1作為控制端，接數(shù)據(jù)輸入端D,接低電平，則輸出為原碼的數(shù)據(jù)分配器，接法如圖3.7.3(a)所示。如將ST1接數(shù)據(jù)輸入端D,作為控制端，接低電平，則輸出為反碼的數(shù)據(jù)分配器，接法如圖3.7.3(b)所示。上一頁

返回3.8加法器在數(shù)字系統(tǒng)，尤其是在計算機中，算術(shù)運算是不可缺少的組成單元。在進行兩個二進制數(shù)之間的算術(shù)運算時，無淪是加、減、乘、除，最后都可用加法運算來實現(xiàn)，如減法可用補碼作加法來實現(xiàn)，乘法可用連續(xù)加法和移位來實現(xiàn)等。能夠?qū)崿F(xiàn)加法運算的電路稱為加法器，它是運算器的基本單元電路。3.8.1半加器和全加器一、半加器只考慮本位兩個二進制數(shù)A和B相加，不考慮低位來的進位數(shù)的加法運算電路，稱為半加器。真值表見表3.8.1。其中，S為本位和，C為本位向高位的進位數(shù)。下一頁

返回3.8加法器根據(jù)真值表寫出邏輯函數(shù)表達式如下:由上式可畫出如圖3.8.1(a)半加器的邏輯圖，圖(b)為邏輯符號，圖(c)為半加器曾用的邏輯符號。二、全加器除了考慮本位兩個二進制數(shù)相加以外，還考慮相鄰低位向本位的進位數(shù)相加的運算電路，稱為全加器。全加器的真值表見表3.8.2。上一頁

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返回3.8加法器根據(jù)真值表寫出邏輯函數(shù)表達式如下:對上述兩式進行變形和化簡后得根據(jù)邏輯函數(shù)表達式可畫出如圖3.8.2(a)所示全加器的邏輯圖，圖(b)所示為邏輯符號，圖(c)所示為全加器曾用的邏輯符號。上一頁

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返回3.8加法器全加器也可用兩個半加器和一個或門組成，如圖3.8.3所示。An和Bn先在第1個半加器中相加，得出的結(jié)果再和Cn-1在第2個半加器中相加，即得全加器的和Sn。兩個半加器的進位數(shù)通過或門輸出作為本位進位數(shù)Cn。3.8.2多位加法器實行多位二進制數(shù)加法運算的電路稱為多位加法器。按照相加方式的不同，分為串行進位加法器和超前進位加法器。一、串行進位加法器圖3.8.4所示為由4個1位的全加器組成的4位串行進位加法器，低位全加器的進位輸出CO和相鄰高位全加器的進位輸入端CI相連，最低位的進位輸入端接地。上一頁

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返回3.8加法器任一位的加法運算必須在低一位的運算完成之后才能進行，它類似于人習(xí)慣的運算方式。因此，串行進位加法器的邏輯電路比較簡單，但它的運行速度不高。當(dāng)要求運算速度較高時，可采用超前進位加法器。二、超前進位加法器為了提高加法的運算速度，必須設(shè)法減少進位信號的傳遞時間，人們又設(shè)計了一種多位數(shù)超前進位加法邏輯電路，使每位的進位信號只由加數(shù)和被加數(shù)決定，而與低位的進位無關(guān)。其設(shè)計概念如下:定義兩個中間變量Gn和Pn上一頁

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返回3.8加法器Gn為進位產(chǎn)生變量，Pn為傳輸變量。這兩個量均與進位信號無關(guān)。各進位信號邏輯表達式如下上一頁

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返回3.8加法器因為進位信號只與變量Gn、Pn

、C-1，有關(guān)，而C-1為向最低位的進位信號，其值為0，所以各位的進位信號只與兩個加數(shù)有關(guān)，它們可以并行產(chǎn)生，從而大大提高了速度。電路圖從略，讀者可根據(jù)上式自行畫出。圖3.8.5所示為中規(guī)模4位超前進位加法器CT74LS283的邏輯符號。上一頁

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返回3.8加法器超前進位加法器大大提高了運算速度，但是，隨著加法器位數(shù)的增加，超前進位邏輯電路越來越復(fù)雜。超前進位加法集成電路的級聯(lián)仍采用串行進位方式。上一頁

返回3.9數(shù)值比較器在數(shù)字系統(tǒng)中常需要對兩個數(shù)的大小進行比較。數(shù)值比較器就是對兩個二進制數(shù)A,B進行大小比較的邏輯電路，比較輸出結(jié)果有A>B,A<B,A=B三種情況。電路在任何時刻只有一個輸出為有效電平，其余兩個輸出為無效電平。3.9.11位數(shù)值比較器1位數(shù)值比較器是多位比較器的基礎(chǔ)，輸入變量A,B為兩個1位的二進制數(shù)，輸出變量YA>B、YA<B、YA=B。為比較結(jié)果。真值表如表3.9.1所示。由真值表得邏輯函數(shù)表達式如下:下一頁

返回3.9數(shù)值比較器

由上式可知兩個1位二進制數(shù)大小關(guān)系與對應(yīng)表達式的邏輯規(guī)律:如果二個數(shù)值相等，則對應(yīng)的表達式為同或關(guān)系;如果二個數(shù)值不等，大的數(shù)值用原變量表示，小的數(shù)值用反變量表示，再將二者相與。利用此規(guī)律可寫出多位數(shù)值比較器對應(yīng)的邏輯函數(shù)表達式。由表達式可畫出如圖3.9.1所示的邏輯電路圖。上一頁

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返回3.9數(shù)值比較器3.9.24位數(shù)值比較器集成數(shù)值比較器CT74LS85是4位數(shù)值比較器，邏輯功能示意圖如圖3.9.2所示。CT74L585功能表見表3.9.2。從功能表可以看出，當(dāng)兩個多位二進制數(shù)進行比較時，按照從高位到低位逐位進行比較的習(xí)慣，根據(jù)“高位相等才比低位”的原則，且只有當(dāng)A3A2A1A0=B3B2B1B0時，輸出變量才取決于級聯(lián)輸入信號。根據(jù)表3.9.2和兩個一位二進制數(shù)大小關(guān)系與對應(yīng)表達式的邏輯規(guī)律，可得CT74LS85的邏輯函數(shù)表達式上一頁

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返回3.9數(shù)值比較器利用兩片CT74L585可構(gòu)成8位數(shù)值比較器。對于兩個8位數(shù)，若高4位札同，則它們的大小關(guān)系由低4位的比較結(jié)果確定。因此，低4位的比較結(jié)果應(yīng)共高4位的條件，即低4位芯片的輸出YA>B、YA<B、YA=B分別接到高4位芯片的級聯(lián)輸入YA>B、YA<B、YA=B上，如圖3.9.3所示。上一頁

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返回3.9數(shù)值比較器根據(jù)以上分析可知，數(shù)值比較器級聯(lián)擴展的方法和步驟如下:(1)根據(jù)輸入數(shù)值的位數(shù)確定所用芯片的個數(shù);(2)確定每個芯片輸入端與輸入數(shù)值的對應(yīng)關(guān)系;(3)根據(jù)“高位相等才比低位”的原則合理連接各個芯片的輸出端和級聯(lián)輸入端。當(dāng)位數(shù)較多且要滿足一定的速度要求時，通常采用并聯(lián)方式。上一頁

返回3.10組合邏輯電路中的競爭與冒險前面分析組合邏輯電路時，都是考慮電路在理想情況下的工作狀況，并未考慮門電路的工作時間對電路的影響。而實際上，信號通過門電路時從輸入到穩(wěn)定輸出需要一定的時間，通常將這個時間稱為傳輸延遲時間。由于輸入到輸出存在不同的通路，而不同的路徑門的級數(shù)不同，或者各個門的傳輸延遲時間有差異，從而可能使電路輸出干擾脈沖，造成數(shù)字系統(tǒng)中某些環(huán)節(jié)誤操作。在組合邏輯電路中，同一門電路的輸入信號經(jīng)過不同的路徑到達另一個門輸入端的時間會有先有后，這種現(xiàn)象稱為競爭。邏輯門因輸入端的競爭而導(dǎo)致輸出產(chǎn)生不應(yīng)有的尖峰干擾脈沖(電壓毛刺)的現(xiàn)象，稱為冒險。下一頁

返回3.10組合邏輯電路中的競爭與冒險3.10.1競爭冒險產(chǎn)生的原因下面通過兩個簡單電路的工作情況，說明產(chǎn)生競爭冒險的原因。在圖3.10.1(a)所示電路中，理想工作情況下，若不考慮門的傳輸延遲時間，,輸出始終為0，理想工作波形如圖3.10.1(b)所示。當(dāng)考慮非門G1的傳輸延遲時間時間，則和A兩個信號到達與門G2的時間不同，的下降沿要滯后于A的上升沿，因此在很短的時間間隔內(nèi)，G2的兩個輸入端都會出現(xiàn)高電平，從而導(dǎo)致了輸出端出現(xiàn)了不應(yīng)有的正向干擾窄脈沖。這種現(xiàn)象稱為1型冒險。上一頁

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返回3.10組合邏輯電路中的競爭與冒險在圖3.10.2(a)所示電路中，理想工作情況下，若不考慮門的傳輸延遲時間，,輸出始終為1，理想工作波形如圖3.10.2(b)所示。當(dāng)考慮非門G1的傳輸延遲時間時，則和A兩個信號到達或門G2的時間不同，的上升沿要滯后于A的下降沿，因此在很短的時間間隔內(nèi)，G2的兩個輸入端都會出現(xiàn)低電平，從而導(dǎo)致了輸出端出現(xiàn)了不應(yīng)有的負(fù)向干擾窄脈沖。這種現(xiàn)象稱為0型冒險。由上面的分析可以看出，在組合邏輯電路中，當(dāng)一個邏輯門的兩個輸入信號同時向相反方向變化，而到達的時間不一樣時，則在輸出端可能會產(chǎn)生不應(yīng)有的尖峰干擾脈沖，這是產(chǎn)生競爭冒險的主要原因。尖峰脈沖只發(fā)生在輸入信號變化的瞬間，在穩(wěn)定情況下是不會出現(xiàn)的。上一頁

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返回3.10組合邏輯電路中的競爭與冒險對于速度不是很快的數(shù)字系統(tǒng)，干擾窄脈沖不會使之紊亂，但對于高速工作的數(shù)字系統(tǒng)，干擾窄脈沖將使系統(tǒng)發(fā)生邏輯混亂，不能正常工作，故必須克服這一現(xiàn)象。3.10.2競爭冒險的判斷與識別對于組合邏輯電路是否存在冒險現(xiàn)象，可用代數(shù)法和卡諾圖法進行判斷。一、代數(shù)法判斷如電路的邏輯函數(shù)表達式在一定的條件下可以簡化成以下兩種形式之一，則該組合邏輯電路存在冒險。上一頁

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返回3.10組合邏輯電路中的競爭與冒險二、卡諾圖法判斷畫出邏輯函數(shù)對應(yīng)的卡諾圖并圈組，若卡諾圖中存在相切而不相交的包圍圈的邏輯電路，則存在競爭冒險現(xiàn)象。3.10.3消除競爭冒險的方法消除競爭冒險的主要方法有修改邏輯設(shè)計、接濾波電容、引人選通脈沖等。一、修改邏輯設(shè)計，增加冗長項修改邏輯設(shè)計有時是消除冒險現(xiàn)象較理想的辦法。我們知道，產(chǎn)生冒險現(xiàn)象的重要原因是某些邏輯門存在著兩個輸入信號同時向相反的方向變化。若修改邏輯設(shè)計，使得任何時刻每一個邏輯門的輸入端都只有一個變量改變?nèi)≈?，這樣所得的邏輯電路就不可能產(chǎn)生冒險。上一頁

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返回3.10組合邏輯電路中的競爭與冒險二、接濾波電容如果邏輯電路在工作速度不高的情況下，由于競爭冒險所產(chǎn)生的干擾脈沖非常窄，所以可在輸出端并接一個容量很小的濾波電容來加以消除，其容量為4~20σF之間。如圖3.10.7(a)所示電路，在輸出端并接容量C,R0，是邏輯門電路的輸出電阻。這樣使輸出波形上升沿和下降沿的變化比較緩慢，對于很窄的干擾脈沖起到濾波作用，如圖3.10.7(b)所示，從而避免了在輸出端出現(xiàn)冒險現(xiàn)象。三、引入選通脈沖上一頁

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返回3.10組合邏輯電路中的競爭與冒險由于冒險現(xiàn)象只發(fā)生在電路輸入信號狀態(tài)變化的瞬間，因此，在可能產(chǎn)生冒險脈沖的門電路的輸入端加一個選通脈沖輸入端，利用選通脈沖把有冒險脈沖輸出的邏輯門封鎖，使冒險脈沖不能輸出。當(dāng)冒險脈沖消失后，選通脈沖才將有關(guān)的邏輯門打開，允