Cadence高速電路板設(shè)計(jì)與仿真信號(hào)與電源完整性分析（第7版）目錄TOC\h\h第1章高速PCB設(shè)計(jì)知識(shí)\h1.1學(xué)習(xí)目標(biāo)\h1.2課程內(nèi)容\h1.3高速PCB設(shè)計(jì)的基本概念\h1.4高速PCB設(shè)計(jì)前的準(zhǔn)備工作\h1.5高速PCB布線\h1.6布線后信號(hào)完整性仿真\h1.7提高抗電磁干擾能力的措施\h1.8測(cè)試與比較\h1.9混合信號(hào)布局技術(shù)\h1.10過(guò)孔對(duì)信號(hào)傳輸?shù)挠绊慭h1.11一般布局規(guī)則\h1.12電源完整性理論基礎(chǔ)\h1.13本章思考題\h第2章仿真前的準(zhǔn)備工作\h2.1學(xué)習(xí)目標(biāo)\h2.2分析工具\(yùn)h2.3IBIS模型\h2.4驗(yàn)證IBIS模型\h2.5預(yù)布局\h2.6PCB設(shè)置\h2.7基本的PCBSI功能\h2.8本章思考題\h第3章約束驅(qū)動(dòng)布局\h3.1學(xué)習(xí)目標(biāo)\h3.2相關(guān)概念\h3.3信號(hào)的反射\h3.4串?dāng)_的分析\h3.5時(shí)序分析\h3.6分析工具\(yùn)h3.7創(chuàng)建總線（Bus）\h3.8預(yù)布局拓?fù)涮崛『头抡鎈h3.9前仿真時(shí)序\h3.10模板應(yīng)用和約束驅(qū)動(dòng)布局\h3.11本章思考題\h第4章約束驅(qū)動(dòng)布線\h4.1學(xué)習(xí)目標(biāo)\h4.2手工布線\h4.3自動(dòng)布線\h4.4本章思考題\h第5章差分對(duì)設(shè)計(jì)\h5.1學(xué)習(xí)目標(biāo)\h5.2建立差分對(duì)\h5.3仿真前的準(zhǔn)備工作\h5.4仿真差分對(duì)\h5.5差分對(duì)約束\h5.6差分對(duì)布線\h5.7后布線分析\h5.8本章思考題\h第6章模型與拓?fù)鋅h6.1學(xué)習(xí)目標(biāo)\h6.2設(shè)置建模環(huán)境\h6.3調(diào)整飛線顯示與提取拓?fù)鋅h6.4本章思考題\h第7章板級(jí)仿真\h7.1學(xué)習(xí)目標(biāo)\h7.2預(yù)布局\h7.3規(guī)劃線束\h7.4后布局\h7.5tabbed布線及背鉆\h7.6本章思考題\h第8章AMI生成器\h8.1學(xué)習(xí)目標(biāo)\h8.2配置編譯器\h8.3TxAMI模型\h8.4RxAMI模型\h8.5本章思考題\h第9章仿真DDR4\h9.1學(xué)習(xí)目標(biāo)\h9.2使用Generator提取模型\h9.3使用SystemSI提取模型\h9.4使用SystemSI對(duì)DDR4仿真\h9.5額外練習(xí)\h9.6本章思考題\h第10章集成直流電源解決方案\h10.1學(xué)習(xí)目標(biāo)\h10.2直流電源的設(shè)計(jì)和分析\h10.3交互式運(yùn)行直流分析\h10.4加載仿真結(jié)果報(bào)告和DRC錯(cuò)誤標(biāo)記\h10.5基于Batch模式運(yùn)行PowerDC\h10.6去耦電容的約束設(shè)計(jì)和信息回注\h10.7PowerFeasibilityEditor中生成PICSet\h10.8在約束管理器中分配PICSet\h10.9放置去耦電容\h10.10在OPI中電容的最優(yōu)化分布和最優(yōu)化分布數(shù)據(jù)輸出\h10.11在PIBase中去耦電容的放置和更新\h10.12本章思考題\h第11章分析模型管理器和協(xié)同仿真\h11.1學(xué)習(xí)目標(biāo)\h11.2在PowerDC中使用DCSettingsAMM\h11.3增量布局更新\h11.4封裝信息的協(xié)同提取\h11.5對(duì)于提取出的模型的協(xié)同仿真\h11.6本章思考題\h第12章電源完整性優(yōu)化設(shè)計(jì)\h12.1學(xué)習(xí)目標(biāo)\h12.2電容器回路電感\(zhòng)h12.3電源完整性引腳電感\(zhòng)h12.4去耦電容優(yōu)化\h12.5電容器的電磁干擾優(yōu)化\h12.6通過(guò)增加Dcaps來(lái)提高PDN的性能\h12.7本章思考題\h第13章其他增強(qiáng)及AMM和PDC結(jié)合\h13.1學(xué)習(xí)目標(biāo)\h13.2電熱分析設(shè)置的增強(qiáng)\h13.3基于AMM的PDCSettings\h13.4本章思考題第1章

高速PCB設(shè)計(jì)知識(shí)1.1學(xué)習(xí)目標(biāo)通過(guò)本章的學(xué)習(xí)，讀者應(yīng)該初步了解高速PCB的基本概念，以及高速PCB設(shè)計(jì)中應(yīng)遵循的基本原則，為以后學(xué)習(xí)、使用Cadence信號(hào)完整性及電源完整性工具打下理論基礎(chǔ)。1.2課程內(nèi)容隨著電子設(shè)計(jì)和芯片制造技術(shù)的飛速發(fā)展，電子產(chǎn)品的復(fù)雜度、時(shí)鐘和總線頻率等都呈快速上升趨勢(shì)，但系統(tǒng)的電壓卻在不斷降低，所有的這一切加上產(chǎn)品投放市場(chǎng)的時(shí)間要求，給設(shè)計(jì)工程師帶來(lái)了前所未有的巨大壓力。要想保證產(chǎn)品一次性成功，就必須能預(yù)見(jiàn)設(shè)計(jì)中可能出現(xiàn)的各種問(wèn)題，并及時(shí)給出合理的解決方案。對(duì)于高速數(shù)字電路來(lái)說(shuō)，最令人頭大的莫過(guò)于如何確保瞬時(shí)跳變的數(shù)字信號(hào)通過(guò)較長(zhǎng)的一段傳輸線還能完整地被接收，并保證良好的電磁兼容性，這就是目前頗受關(guān)注的信號(hào)完整性（SI）問(wèn)題。本章就圍繞信號(hào)完整性的問(wèn)題進(jìn)行介紹，讓大家對(duì)高速PCB設(shè)計(jì)有個(gè)基本的認(rèn)識(shí)。本章的主要學(xué)習(xí)內(nèi)容有：?高速PCB設(shè)計(jì)的基本概念。?高速PCB設(shè)計(jì)前的準(zhǔn)備工作。?高速PCB布線應(yīng)該遵循的基本原則。?高速PCB布線后的信號(hào)完整性分析及其改進(jìn)方法。1.3高速PCB設(shè)計(jì)的基本概念1.電子系統(tǒng)設(shè)計(jì)所面臨的挑戰(zhàn)在電子系統(tǒng)中，需要進(jìn)行各種長(zhǎng)度的布線。在這些布線上，信號(hào)從線的始端（如信號(hào)源）傳輸?shù)浇K端（如負(fù)載）需要一定的時(shí)間。已經(jīng)證實(shí)，電信號(hào)在分布良好的導(dǎo)線中的傳輸速度為3×108m/s。假設(shè)布線的長(zhǎng)度為5m，信號(hào)從始端到終端就需要17ns，也就是說(shuō)，信號(hào)存在17ns的延時(shí)。這種延時(shí)在低速系統(tǒng)中可以被忽略，但在高速系統(tǒng)中，這個(gè)數(shù)量級(jí)的延時(shí)是不能被忽略的。高速門電路（如74系列TTL數(shù)字集成電路）的平均延時(shí)只有幾納秒，ECL數(shù)字集成電路的延時(shí)可達(dá)1～2ns，CPLD/FPGA的延時(shí)則更小?？梢?jiàn)，在這些高速電路系統(tǒng)中，PCB的線上延時(shí)是不能被忽略的。高速PCB設(shè)計(jì)還需考慮其他的問(wèn)題，例如，當(dāng)信號(hào)在導(dǎo)線上高速傳輸時(shí)，如果始端阻抗與終端阻抗不匹配，將會(huì)出現(xiàn)電磁波的反射現(xiàn)象，它會(huì)使信號(hào)失真，產(chǎn)生有害的干擾脈沖，從而影響整個(gè)系統(tǒng)運(yùn)行。因此，在設(shè)計(jì)高速PCB時(shí)，信號(hào)延時(shí)的問(wèn)題必須認(rèn)真考慮，電路分析需要引入EMI/EMC分析，在這種情況下，經(jīng)典的集成電路理論已不再適用，在電路仿真設(shè)計(jì)程序中應(yīng)使用分布電路模型。目前，一些PCB設(shè)計(jì)工程師總是根據(jù)“感覺(jué)”來(lái)進(jìn)行PCB的設(shè)計(jì)，而不是采用適當(dāng)?shù)姆椒ê妥裱欢ǖ囊?guī)則。而高速的模擬和/或數(shù)字電路的設(shè)計(jì)，幾乎不可能憑感覺(jué)設(shè)計(jì)出可靠的電路，因?yàn)閮H憑“感覺(jué)”進(jìn)行設(shè)計(jì)可能導(dǎo)致的結(jié)果是：?不可預(yù)期的系統(tǒng)行為。?模擬系統(tǒng)傳輸路徑上產(chǎn)生不可接受的噪聲。?系統(tǒng)的穩(wěn)定性和可靠性會(huì)因?yàn)闇囟鹊淖兓淖儭?在同一PCB上連接的元器件發(fā)生虛假的位錯(cuò)誤。?大量的電源和地彈噪聲。?過(guò)沖、下沖及短時(shí)信號(hào)干擾等。2.高速電路的定義通常，數(shù)字邏輯電路的頻率達(dá)到或超過(guò)50MHz，而且工作在這個(gè)頻率之上的電路占整個(gè)系統(tǒng)的1/3以上，就可以稱其為高速電路。實(shí)際上，與信號(hào)本身的頻率相比，信號(hào)邊沿的諧波頻率更高，信號(hào)的跳變（上升沿或下降沿）引發(fā)了信號(hào)傳輸?shù)姆穷A(yù)期結(jié)果。如果信號(hào)線傳播延時(shí)大于數(shù)字信號(hào)驅(qū)動(dòng)端上升時(shí)間的1/2，則可認(rèn)為此類信號(hào)是高速信號(hào)并產(chǎn)生傳輸線效應(yīng)。信號(hào)的傳遞發(fā)生在信號(hào)狀態(tài)改變的瞬間，如上升或下降時(shí)間。信號(hào)從驅(qū)動(dòng)端到接收端經(jīng)過(guò)一段固定的時(shí)間，如果傳輸時(shí)間小于上升或下降時(shí)間的1/2，那么在信號(hào)狀態(tài)改變前，來(lái)自接收端的反射信號(hào)將到達(dá)驅(qū)動(dòng)端。否則，反射信號(hào)將在信號(hào)狀態(tài)改變后到達(dá)驅(qū)動(dòng)端。如果反射信號(hào)很強(qiáng)，疊加的波形就有可能改變邏輯狀態(tài)。3.高速信號(hào)的確定通常，通過(guò)元器件手冊(cè)可以查出信號(hào)上升時(shí)間的典型值。而在PCB設(shè)計(jì)中，實(shí)際布線長(zhǎng)度決定了信號(hào)的傳輸時(shí)間。過(guò)孔多、元器件引腳多，或者網(wǎng)絡(luò)上設(shè)置的約束多，都可能導(dǎo)致延時(shí)增大。一般情況下，高速邏輯器件的信號(hào)上升時(shí)間約為0.2ns。以Tr表示信號(hào)上升時(shí)間，Tpd表示信號(hào)線傳播延時(shí)，若Tr＞4Tpd，信號(hào)將落在安全區(qū)域；若2Tpd＜Tr≤4Tpd，信號(hào)將落在不確定區(qū)域；若Tr≤2Tpd，信號(hào)將落在問(wèn)題區(qū)域。當(dāng)信號(hào)落在不確定區(qū)域或問(wèn)題區(qū)域時(shí)，應(yīng)該使用高速布線方法進(jìn)行PCB設(shè)計(jì)。4.高速PCB設(shè)計(jì)流程信號(hào)完整性（SignalIntegrity）是指電路系統(tǒng)中信號(hào)的質(zhì)量。如果在要求的時(shí)間內(nèi)，信號(hào)能不失真地從源端傳送到接收端，就稱該信號(hào)是完整的。隨著電子技術(shù)的不斷發(fā)展，各種信號(hào)完整性問(wèn)題層出不窮，而且可以預(yù)見(jiàn)，今后還會(huì)出現(xiàn)更多的問(wèn)題。所以，了解信號(hào)完整性理論對(duì)于指導(dǎo)和驗(yàn)證高速PCB設(shè)計(jì)非常重要。傳統(tǒng)的PCB設(shè)計(jì)一般經(jīng)過(guò)原理圖設(shè)計(jì)、布局、布線、優(yōu)化4個(gè)步驟。由于缺乏高速分析和仿真指導(dǎo)，信號(hào)的質(zhì)量得不到保證，而且大部分問(wèn)題必須等到制板測(cè)試后才能發(fā)現(xiàn)，這就大大降低了設(shè)計(jì)的效率，增加了成本。于是，針對(duì)高速PCB設(shè)計(jì)，業(yè)界提出了一種新的設(shè)計(jì)思路，稱為“自上而下”的設(shè)計(jì)方法，這是一種建立在實(shí)時(shí)仿真基礎(chǔ)上的高效設(shè)計(jì)流程，如圖1-3-1所示。圖1-3-1高速PCB設(shè)計(jì)流程從圖1-3-1可以看出，在完成高速PCB設(shè)計(jì)前，經(jīng)過(guò)多方面的仿真、分析和優(yōu)化，可以避免絕大部分可能產(chǎn)生的問(wèn)題。如果依托強(qiáng)大的EDA仿真工具，基本上能實(shí)現(xiàn)“設(shè)計(jì)即正確”。5.傳輸線傳輸線（TransmissionLine）是指由兩個(gè)具有一定長(zhǎng)度的導(dǎo)體組成的回路的連接線，有時(shí)稱為延遲線。PCB上傳輸信號(hào)的路徑一般可以分為兩種，如圖1-3-2所示。一種是普通意義上的布線，一般認(rèn)為在任何時(shí)段布線上的任意點(diǎn)的電勢(shì)都相等；另一種是傳輸線，對(duì)傳輸線，要考慮信號(hào)傳輸時(shí)的影響，并假定信號(hào)在傳輸時(shí)，傳輸線上的每一點(diǎn)都有不同的電勢(shì)。圖1-3-2PCB上傳輸信號(hào)的兩種路徑那么什么時(shí)候可將信號(hào)傳輸路徑視為傳輸線呢？信號(hào)傳輸路徑長(zhǎng)度大于信號(hào)波長(zhǎng)的1%，或接收端元器件是邊緣敏感的，或者系統(tǒng)沒(méi)有過(guò)沖和下沖容限，這時(shí)認(rèn)為該傳輸路徑是傳輸線。在高速PCB中，大部分傳輸信號(hào)的路徑都是傳輸線。一般可以用串聯(lián)和并聯(lián)的電容、電阻和電感結(jié)構(gòu)等效PCB上的布線。通常串聯(lián)電阻的典型值為0.25～0.55Ω。由于存在絕緣層，并聯(lián)電阻阻值通常很高。將寄生電阻、電容和電感加到實(shí)際的PCB連線中后，連線上的最終阻抗稱為特征阻抗Zo。線徑越窄、電源/地越遠(yuǎn)或隔離層的介電常數(shù)越低，特征阻抗就越大。如果接收端和傳輸線的阻抗不匹配，那么輸出的信號(hào)和信號(hào)最終的穩(wěn)定狀態(tài)將不同，從而使信號(hào)在接收端產(chǎn)生反射。該反射信號(hào)將傳回信號(hào)發(fā)射端，并將再次反射回來(lái)，直至反射信號(hào)幅度隨著能量的減弱而減小，最終信號(hào)的電壓和電流達(dá)到穩(wěn)定。此效應(yīng)稱為振蕩，在信號(hào)的上升沿和下降沿經(jīng)常可以看到信號(hào)的振蕩。6.阻抗匹配電信號(hào)在介質(zhì)中傳播的速度取決于其傳播介質(zhì)，而布線引起的傳播延時(shí)與傳播介質(zhì)的介電常數(shù)的平方根成正比，見(jiàn)表1-3-1。表1-3-1傳播延時(shí)與傳播介質(zhì)的介電常數(shù)PCB布線的以下物理特性對(duì)其阻抗有很大的影響：?布線材料；?布線寬度；?布線厚度；?與其他布線和平面層的距離；?周圍材料的介電常數(shù)（如空氣、FR4等）。傳輸線阻抗不匹配是指當(dāng)傳輸線的阻抗變化時(shí)，會(huì)有一部分信號(hào)的能量被反射，如圖1-3-3所示。反射的能量與傳輸線的兩個(gè)導(dǎo)體之間的阻抗差異成正比，即當(dāng)由器件A向器件B傳送信號(hào)時(shí)，信號(hào)要經(jīng)歷多次阻抗變化，如圖1-3-4所示。最大的阻抗不匹配基本都發(fā)生在驅(qū)動(dòng)端和負(fù)載端。舉例說(shuō)明：假設(shè)信號(hào)是一個(gè)跑步運(yùn)動(dòng)員，他一直以6in/ns的速度在PCB上奔跑，并且他經(jīng)過(guò)每塊導(dǎo)體時(shí)都會(huì)改變其電壓值。開(kāi)始時(shí)，驅(qū)動(dòng)器A給信號(hào)一個(gè)命令，讓它開(kāi)始在圖1-3-4所示的阻抗為50Ω的傳輸線上奔跑，當(dāng)跑到接收器端時(shí)，發(fā)現(xiàn)阻抗變?yōu)?MΩ，接收器根據(jù)反射系數(shù)將其反射回去，反射系數(shù)為圖1-3-3阻抗變化時(shí)能量被反射圖1-3-4信號(hào)傳輸路徑這樣，帶著幾乎100%的原始能量的信號(hào)又以6in/ns的速度跑回驅(qū)動(dòng)器，信號(hào)在50Ω的傳輸線上返回后遇到了25Ω的原始驅(qū)動(dòng)器，他再次被要求返回接收器，但此次信號(hào)所攜帶的能量為也就是說(shuō)，信號(hào)被要求再次返回接收器時(shí)所攜帶的能量約為初始的-1/3。就這樣，當(dāng)信號(hào)再次到達(dá)接收器時(shí)，又會(huì)被反射，以此類推。若利用示波器觀察整個(gè)過(guò)程，會(huì)在示波器上發(fā)現(xiàn)圖1-3-5所示的圖形。圖1-3-5示波器觀察結(jié)果7.傳輸線效應(yīng)基于上述定義的傳輸線模型，歸納起來(lái)，傳輸線會(huì)對(duì)整個(gè)電路設(shè)計(jì)帶來(lái)以下效應(yīng)：?反射信號(hào)（ReflectedSignal）；?信號(hào)延時(shí)和時(shí)序錯(cuò)誤（Delay＆TimingError）；?多次跨越邏輯電平門限錯(cuò)誤（FalseSwitching）；?過(guò)沖與下沖（Overshoot/Undershoot）；?串?dāng)_（Crosstalk）；?電磁輻射（EMR）。1）反射信號(hào)如果一根布線沒(méi)有被正確終結(jié)（終端匹配），那么來(lái)自驅(qū)動(dòng)端的信號(hào)脈沖在接收端將被反射，從而引發(fā)不可預(yù)期效應(yīng)，使信號(hào)輪廓失真。當(dāng)失真變形非常顯著時(shí)，可導(dǎo)致多種錯(cuò)誤發(fā)生，引起設(shè)計(jì)失敗。同時(shí)，失真變形的信號(hào)對(duì)噪聲的敏感性增加，也會(huì)引起設(shè)計(jì)失敗。如果上述情況沒(méi)有被充分考慮，EMI將顯著增加，這就不單單影響設(shè)計(jì)結(jié)果，還會(huì)造成整個(gè)系統(tǒng)的設(shè)計(jì)失敗。反射信號(hào)產(chǎn)生的主要原因是布線過(guò)長(zhǎng)、傳輸線未被匹配終結(jié)、電容過(guò)量或電感及阻抗失配。2）信號(hào)延時(shí)和時(shí)序錯(cuò)誤信號(hào)延時(shí)和時(shí)序錯(cuò)誤表現(xiàn)為信號(hào)在邏輯電平的高、低門限之間變化時(shí)，有一段時(shí)間信號(hào)不跳變。信號(hào)延時(shí)過(guò)大可能導(dǎo)致時(shí)序錯(cuò)誤和元器件功能的混亂，通常在有多個(gè)接收端時(shí)會(huì)出現(xiàn)問(wèn)題。電路設(shè)計(jì)者必須確定最壞情況下的延時(shí)，以確保設(shè)計(jì)的正確性。信號(hào)延時(shí)產(chǎn)生的原因包括驅(qū)動(dòng)過(guò)載和布線過(guò)長(zhǎng)。3）多次跨越邏輯電平門限錯(cuò)誤信號(hào)在跳變的過(guò)程中可能多次跨越邏輯電平門限，從而導(dǎo)致這一類型錯(cuò)誤的發(fā)生。多次跨越邏輯電平門限錯(cuò)誤是信號(hào)振蕩的一種特殊形式，即信號(hào)的振蕩發(fā)生在邏輯電平門限附近，多次跨越邏輯電平門限將導(dǎo)致邏輯功能紊亂。4）過(guò)沖與下沖布線過(guò)長(zhǎng)或信號(hào)變化太快，可以導(dǎo)致過(guò)沖與下沖的發(fā)生。雖然大多數(shù)元器件接收端有輸入保護(hù)二極管保護(hù)，但有時(shí)這些過(guò)沖電平會(huì)遠(yuǎn)遠(yuǎn)超過(guò)元器件電源電壓范圍，故仍會(huì)導(dǎo)致元器件的損壞。5）串?dāng)_當(dāng)一根信號(hào)線上有信號(hào)通過(guò)時(shí)，PCB上與之相鄰的信號(hào)線上就會(huì)感應(yīng)出相關(guān)的信號(hào)，這種現(xiàn)象稱為串?dāng)_。異步信號(hào)和時(shí)鐘信號(hào)更容易發(fā)生串?dāng)_。解決串?dāng)_的方法是移開(kāi)發(fā)生串?dāng)_的信號(hào)或屏蔽被嚴(yán)重干擾的信號(hào)。使信號(hào)線靠近地線，或者加大線間距，可以減少串?dāng)_的發(fā)生。6）電磁輻射電磁輻射是指能量以電磁波形式由源發(fā)射到空間或以電磁波形式在空間傳播的現(xiàn)象。電磁干擾（Electro-MagneticInterference，EMI）通常是指設(shè)計(jì)中不希望出現(xiàn)的電磁輻射。EMI的危害表現(xiàn)在系統(tǒng)加電運(yùn)行時(shí)，系統(tǒng)向周圍環(huán)境輻射電磁波，從而使周圍環(huán)境中正常工作的電子設(shè)備受到干擾，特別是模擬電路，由于其本身的高增益特性，極易受影響。EMI產(chǎn)生的主要原因是電路工作頻率太高或布局、布線不合理。目前已有進(jìn)行EMI仿真的軟件工具，但大都很昂貴，且仿真參數(shù)和邊界條件設(shè)置比較困難，直接影響了仿真結(jié)果的準(zhǔn)確性。通?？稍谠O(shè)計(jì)的每個(gè)環(huán)節(jié)應(yīng)用控制EMI的各項(xiàng)設(shè)計(jì)規(guī)則，以達(dá)到控制EMI的目的。8.其他PCB基本概念1）PCB的計(jì)量單位PCB的計(jì)量單位通常是英制單位，而不是公制單位。?PCB外形尺寸的單位通常是in。?介質(zhì)厚度、導(dǎo)體長(zhǎng)度和寬度的單位通常是in或mil。1mil=0.001in1mil=0.0254mm?導(dǎo)體厚度的單位為盎司（oz，金屬導(dǎo)體的質(zhì)量是指1in2材料的質(zhì)量），常用厚度為：0.5oz=17.5μm1.0oz=35.0μm2.0oz=70.0μm3.0oz=105.0μm2）PCB疊層設(shè)計(jì)疊層設(shè)計(jì)的好壞將直接影響整個(gè)電路的性能。好的疊層設(shè)計(jì)不僅可以有效地提高電源質(zhì)量，減少串?dāng)_和EMI，還能節(jié)約成本，為布線提供便利，這是任何高速PCB設(shè)計(jì)者都必須首先考慮的問(wèn)題?？傮w來(lái)說(shuō)，疊層的設(shè)計(jì)要盡量遵循以下規(guī)則。?考慮到工藝上平衡結(jié)構(gòu)的要求，覆銅層最好成對(duì)設(shè)置，如6層板的第2層與第5層，或者第3層與第4層要一起覆銅，因?yàn)椴黄胶獾母层~層可能會(huì)導(dǎo)致PCB膨脹時(shí)的翹曲變形。?最好每個(gè)信號(hào)層都能和至少一個(gè)覆銅層緊鄰，這有利于阻抗控制和提高信號(hào)質(zhì)量。?縮短電源層和地層的距離，可以降低電源的阻抗。?在高速情況下，可以加入多余的地層來(lái)隔離不同信號(hào)層，但建議不要多加電源層來(lái)隔離，因?yàn)殡娫磳訒?huì)帶來(lái)較多的高頻噪聲干擾。但實(shí)際中，上述規(guī)則往往不可能同時(shí)遵循，這時(shí)就要根據(jù)實(shí)際情況考慮一種相對(duì)來(lái)說(shuō)比較合理的解決辦法。下面根據(jù)層數(shù)的不同來(lái)分析幾種典型的疊層設(shè)計(jì)方案。（1）單面板和雙面板：?jiǎn)蚊姘逡话銘?yīng)用于較低頻（200kHz以下）的電路系統(tǒng)設(shè)計(jì)，如簡(jiǎn)單儀器、工程控制板等。由于沒(méi)有進(jìn)行較大區(qū)域覆銅，一般都采用總線形式的電源和地供應(yīng)系統(tǒng)，因而回流面積較大，容易產(chǎn)生EMI，也很容易受外界RF電磁場(chǎng)和靜電放電的影響。在進(jìn)行單面板的布線設(shè)計(jì)時(shí)，一般首先設(shè)計(jì)電源和地線的結(jié)構(gòu)，然后進(jìn)行少量高速信號(hào)的布線，盡量靠近地線，最后布剩余的信號(hào)線。設(shè)計(jì)中要盡量遵循以下5個(gè)原則。?重要的布線（如時(shí)鐘信號(hào)線）一定要緊靠地線。?布局時(shí)根據(jù)元器件特性劃分區(qū)域，如將對(duì)噪聲敏感的元器件放在一起。?將涉及關(guān)鍵信號(hào)（如時(shí)鐘信號(hào)）的元器件擺放在一起，高速信號(hào)之間，以及和其他信號(hào)之間要保持隔離。?如果有不同的地（模擬地和數(shù)字地），要分開(kāi)處理，一般采用單點(diǎn)接地。?電源和地線盡可能靠近，以減小各種電流回路的面積。圖1-3-6所示的做法是不可取的，電源和地線離得較遠(yuǎn)，很多區(qū)域回路面積很大。同時(shí)，由于電源和地線交錯(cuò)，信號(hào)布線的區(qū)域被限制，只能從元器件中間布線，增加了干擾?？梢詤⒖紙D1-3-7所示的布線方式。圖1-3-6較差的單面板設(shè)計(jì)圖1-3-7較好的單面板設(shè)計(jì)與單面板相比，雙面板增加了一層布線空間，優(yōu)化了電源和地的設(shè)計(jì)，所以性能也有所提高。較常見(jiàn)的設(shè)計(jì)是表層設(shè)計(jì)為電源層+信號(hào)層，底層設(shè)計(jì)為地層+信號(hào)層，電源和地可以采用交叉總線的結(jié)構(gòu)，也可以采用大面積覆銅的形式，具體情況視實(shí)際布線空間而定。還有一種較好的設(shè)計(jì)思路是，每一層都按照單面板的設(shè)計(jì)要求來(lái)實(shí)現(xiàn)，然后進(jìn)一步調(diào)整優(yōu)化，如加粗電源/地線，空余地方大面積覆銅等。注意雙面板和單面板一樣，都不符合EMC（電磁兼容）的要求，因?yàn)殡m然信號(hào)布線下方（背面）可能存在參考平面，但是PCB太厚（大概62mil），RF信號(hào)的回流很少通過(guò)低電感的參考平面，從而產(chǎn)生較強(qiáng)的電磁輻射。（2）4層板：4層以上的PCB一般都能保證良好的EMC和其他電氣性能，所以對(duì)于較高速的電路設(shè)計(jì)，一定要求采用多層板。4層板的設(shè)計(jì)大致有兩種形式：一種是均勻間距，另一種是非均勻間距。4層板的結(jié)構(gòu)如圖1-3-8所示。圖1-3-84層板的結(jié)構(gòu)對(duì)于均勻間距的設(shè)計(jì)來(lái)說(shuō)，最大的優(yōu)點(diǎn)在于電源層和地層之間的距離很小，可以大幅度降低電源的阻抗，提高電源的穩(wěn)定性，但缺點(diǎn)在于兩層信號(hào)層的阻抗高，通常為105～130Ω，而且由于信號(hào)層和參考平面之間的距離較大，增加了信號(hào)回流的面積，EMI較強(qiáng)。而采用后一種非均勻間距的設(shè)計(jì)，就可以較好地進(jìn)行阻抗控制，信號(hào)層靠近參考平面也有利于提高信號(hào)的質(zhì)量，減少EMI，唯一的缺點(diǎn)就是電源和地之間的距離太大，造成電源和地的耦合減弱，阻抗增加，但這一點(diǎn)可以通過(guò)增加旁路電容來(lái)改善。實(shí)際高速電路設(shè)計(jì)一般要求進(jìn)行阻抗控制和提高信號(hào)質(zhì)量，所以較多采用非均勻間距的4層板設(shè)計(jì)。還有一種較為特別的設(shè)計(jì)是表層和底層作為地層和電源層，而中間兩層作為信號(hào)層，這對(duì)抑制EMI和散熱等較為有利，但是會(huì)帶來(lái)很多問(wèn)題，如很難進(jìn)行測(cè)量和調(diào)試，工藝焊接、裝配會(huì)有一些困難，另外電源和地的耦合也需要使用大量的旁路電容來(lái)實(shí)現(xiàn)，故一般不建議采用這種方案。（3）6層板：隨著電路復(fù)雜度的增加，PCB的設(shè)計(jì)也朝著高密度、高要求的方向發(fā)展。6層板的應(yīng)用越來(lái)越廣泛，如內(nèi)存模塊的PCB，從PC100開(kāi)始，就明確規(guī)定要使用至少6層板的結(jié)構(gòu)。因?yàn)槎鄬影鍩o(wú)論在電氣特性，對(duì)電磁輻射的抑制，還是在抵抗物理機(jī)械損傷方面都明顯優(yōu)于層數(shù)少的PCB。典型的6層板結(jié)構(gòu)如圖1-3-9所示。圖1-3-9典型的6層板結(jié)構(gòu)這兩種方案中，方案2由于表層和底層沒(méi)有參考平面相鄰，在阻抗控制上有一定的困難，必須采用加大線寬或通過(guò)增大沉銅的厚度來(lái)達(dá)到設(shè)計(jì)的阻抗要求。一般被廣泛采用的是方案1，每個(gè)信號(hào)層都有較近的參考平面相鄰，阻抗容易控制，同時(shí)對(duì)抑制串?dāng)_和電磁輻射比較有利，電源和地的耦合則可以通過(guò)有效的旁路電容設(shè)計(jì)得到改善。在所有布線層中，一般緊靠地層的內(nèi)部信號(hào)層是最佳的布線層，如圖1-3-9所示方案中的InnerSignal2層。所謂最佳布線層，就是指所有層中最不容易受干擾，電磁場(chǎng)屏蔽性能最好的信號(hào)層。高速PCB設(shè)計(jì)要求電路中的關(guān)鍵或高頻的信號(hào)盡量走在最佳布線層，以得到最好的信號(hào)質(zhì)量和最低的電磁輻射。次佳的布線層是以電源層為參考的內(nèi)部信號(hào)層，如InnerSignal1層。（4）8層板：8層板的設(shè)計(jì)方案有很多種，這里介紹應(yīng)用最廣泛的兩種疊層設(shè)計(jì)。根據(jù)布線密度的要求，在設(shè)計(jì)8層板時(shí)要考慮究竟使用幾個(gè)覆銅層，如果要求最大的布線空間，可以只使用一對(duì)電源/地層，如圖1-3-10（a）所示，其效果有點(diǎn)類似于6層板的方案2，只是電源和地的耦合性更差，所以如果不是一定要求6層信號(hào)布線的情況下要慎用此結(jié)構(gòu)。對(duì)于8層板來(lái)說(shuō)，最好的疊層設(shè)計(jì)是圖1-3-10（b）所示的結(jié)構(gòu)，有4層覆銅，可以有效地降低電源阻抗，并包含兩層最佳布線層，大大提高了信號(hào)的質(zhì)量。這種方案其實(shí)就是6層板方案2的性能改善結(jié)構(gòu)，布線空間一樣，所以一般應(yīng)用于對(duì)信號(hào)和電源質(zhì)量要求很高的電路設(shè)計(jì)，而普通電路設(shè)計(jì)考慮到成本問(wèn)題，大多會(huì)采用6層板。圖1-3-108層板常見(jiàn)兩種方案（電源層和地層覆銅）10層或更多層的PCB疊層設(shè)計(jì)就不再詳述，因?yàn)榇笾碌乃枷攵家粯?。注意前面提到的各種方案都針對(duì)單電源的情況，如果實(shí)際系統(tǒng)中包含多種電源，則要采取電源分割的方法，基本思路是保證主電源對(duì)地良好耦合。3）PCB傳輸線的物理特性在PCB中，銅是傳輸導(dǎo)體的最常用材料，傳輸線或連接器在電鍍后，可能覆上一層金來(lái)防止腐蝕。如圖1-3-11所示，傳輸線的長(zhǎng)度L和寬度W通常由PCB布局工程師設(shè)定。傳輸線的寬度和間距一般不小于5mil；傳輸線的厚度H因制作工藝不同而不同，通常是0.5～3oz，發(fā)展趨勢(shì)為0.25oz。圖1-3-11PCB傳輸線的長(zhǎng)度、寬度、厚度提示上述因素會(huì)影響到電阻、電容及傳輸線的阻抗，必須完全理解才有助于高速PCB設(shè)計(jì)。4）電源/地層電源層或地層（電源/地層）是指一個(gè)提供電源/地信號(hào)的固定的銅層，通常比信號(hào)層的厚度大，故其電阻較小。如圖1-3-12所示，在高速PCB中使用電源/地層可以為PCB上的電源和地信號(hào)提供一個(gè)穩(wěn)定的、低阻抗的傳輸路徑；屏蔽層與層之間的信號(hào)，這樣能盡量減少串?dāng)_；改善散熱性能；極大地增加平面間電容；也可以有效防止PCB變形。圖1-3-12電源/地層結(jié)構(gòu)注意在低頻時(shí)，電流將沿電阻最小的路徑傳輸；在高頻時(shí)，電流將沿電感最小的路徑傳輸。5）電介質(zhì)/絕緣體大多數(shù)PCB絕緣材料可以采用電介質(zhì)材料，這對(duì)維持傳輸線的恒定阻抗很重要。常用的電介質(zhì)材料有如下6種。?FR-4（玻璃纖維和環(huán)氧樹(shù)脂）：應(yīng)用廣泛，成本相對(duì)較低；介電常數(shù)最大為4.70，500MHz時(shí)為4.35，1GHz時(shí)為4.34?？梢越邮盏男盘?hào)頻率最大不超過(guò)2GHz（超過(guò)這個(gè)頻率時(shí)損失和串?dāng)_將增加）。?FR-2（酚醛棉紙）：成本非常低，在低價(jià)消費(fèi)品中使用；易開(kāi)裂；介電常數(shù)（1GHz時(shí)）為4.5。?CEM-3（玻璃纖維和環(huán)氧樹(shù)脂）：和FR-4非常相似，在日本被廣泛使用。?Polyimide（聚酰亞胺）：高頻時(shí)性能良好。?FR：阻燃。?CEM：環(huán)氧樹(shù)脂復(fù)合材料。常見(jiàn)電介質(zhì)/絕緣材料與介電常數(shù)如表1-3-2所示。表1-3-2常見(jiàn)電介質(zhì)/絕緣材料與介電常數(shù)6）過(guò)孔過(guò)孔在高速PCB中會(huì)引入電容，并改變傳輸線的阻抗。過(guò)孔基本可分為3種，其截面如圖1-3-13所示。圖1-3-13過(guò)孔的3種形式?通孔（鍍孔）：用于連接層；生成鉆孔文件，在PCB上打孔并在孔內(nèi)電鍍。?盲孔或埋孔：可提供更大的配線密度，但會(huì)增加PCB制造成本，通常只用在高容量電路中，埋孔難以調(diào)試。7）典型PCB制作流程（1）從顧客手中得到Gerber文件、Drill文件和其他PCB屬性的文件。（2）準(zhǔn)備PCB基板和層壓（重點(diǎn)）。銅膜附著到基板材料（如FR-4）。（3）內(nèi)層圖像傳輸。①將抗蝕刻的化學(xué)制劑粘貼在需要保留的銅（如傳輸線和過(guò)孔）上并使其固化。②洗掉沒(méi)有固化的化學(xué)制劑。③對(duì)銅膜進(jìn)行蝕刻（通常采用氯化鐵或氨），將沒(méi)有粘貼化學(xué)制劑的銅腐蝕掉。④溶解去除固化的用于抗蝕刻的制劑。⑤清洗PCB，洗去殘?jiān)?。?）碾壓層。（5）鉆孔、清洗和對(duì)過(guò)孔進(jìn)行電鍍。①制作層間的連接線路。②鉆出的孔堆棧在一起形成過(guò)孔。③將PCB浸泡在電鍍?nèi)芤褐?，形成一層薄薄的銅內(nèi)孔。④電鍍后沉淀1mil的銅。（6）外層圖像傳輸。（7）進(jìn)行阻焊劑配制。（8）絲?。ㄎ谋竞蛨D形）。8）示波器示波器是高速PCB設(shè)計(jì)分析的基本工具，因?yàn)楦咚贁?shù)字信號(hào)是方波，方波含有高能量及大量的奇次諧波，而且隨著技術(shù)的升級(jí)，波長(zhǎng)減小，上升時(shí)間和下降時(shí)間縮短，會(huì)包含更多的諧波。對(duì)圖1-3-14所示的波形，低成本的示波器可能無(wú)法進(jìn)行測(cè)量驗(yàn)證。示波器的性能會(huì)影響PCB的分析，一般要考慮示波器的帶寬和采樣頻率。低成本、低性能的示波器可能無(wú)法顯示高速PCB設(shè)計(jì)分析中的一些重要信息，如信號(hào)干擾、下沖、過(guò)沖、供電噪聲等。想象一下，一個(gè)133MHz的SDRAM信號(hào)在一個(gè)低成本的200MHz帶寬GSPS采樣速度的示波器中會(huì)變成什么樣？圖1-3-14方波中包含的奇次諧波9）去耦電容（旁路電容）按照傳統(tǒng)的設(shè)計(jì)思路，PCB設(shè)計(jì)中通常會(huì)在負(fù)載芯片電源引腳周圍放置多個(gè)電容來(lái)實(shí)現(xiàn)電源的去耦，其原理如圖1-3-15所示。該電路在負(fù)載電流穩(wěn)定不變的情況下，電容兩端與負(fù)載兩端的電壓相同，電容不會(huì)產(chǎn)生電流。當(dāng)負(fù)載發(fā)生極快的電平轉(zhuǎn)換導(dǎo)致電流變化時(shí)，若電源不能快速地進(jìn)行響應(yīng)，則負(fù)載的電壓就會(huì)發(fā)生變化。而正因?yàn)榫哂袃?chǔ)能效應(yīng)，所以電容會(huì)放電產(chǎn)生電流IC進(jìn)行補(bǔ)償，保證負(fù)載芯片電壓不至于發(fā)生太大的變化。圖1-3-15去耦電路原理圖圖1-3-16所示是某個(gè)元器件工作時(shí)的電壓波動(dòng)情況，從中可以看出一些瞬時(shí)波動(dòng)導(dǎo)致電壓偏離了額定范圍，為穩(wěn)定該元器件的電壓工作范圍，要對(duì)其進(jìn)行處理。圖1-3-16某個(gè)元器件工作時(shí)的電壓波動(dòng)情況高速設(shè)備需要“旁路”的5大頻帶范圍如下。?0～10kHz：使用調(diào)整器。?10～100kHz：使用旁路電解電容。?100kHz～10MHz：使用多個(gè)100nF電容。?10～100MHz：使用多個(gè)10nF電容。?100MHz以上：使用多個(gè)1nF電容，以及PCB電源層和地層。需要多少個(gè)去耦電容一般由系統(tǒng)決定，需要考慮系統(tǒng)運(yùn)行的頻率、I/O引腳數(shù)量、每個(gè)引腳上的電容特性、布線阻抗、交叉點(diǎn)溫度、內(nèi)部芯片運(yùn)行狀態(tài)等。對(duì)于處理器而言，需要考慮各種內(nèi)部操作，包括緩存、內(nèi)部存儲(chǔ)器存取、DMA（直接存儲(chǔ)器訪問(wèn)）等；另外，還需要考慮在從低頻到遠(yuǎn)高于時(shí)鐘頻率的所有頻率上，電源引腳的噪聲應(yīng)在UDD噪聲的±5%以內(nèi)，最大直流電壓漂移容限加上峰值噪聲幅度必須小于供電電壓的5%。總之，有很多方法可用來(lái)估算總共需要的電容的數(shù)量，以及如何分配這些電容，這是一個(gè)復(fù)雜的問(wèn)題，特別是對(duì)包含數(shù)百萬(wàn)個(gè)邏輯門的現(xiàn)代處理器而言更為復(fù)雜，在半導(dǎo)體網(wǎng)站上可以查到大量的相關(guān)應(yīng)用。為了取得最佳性能，需要使元器件供電引腳和去耦電容間的電感和電阻最小，所以在布局時(shí)需要考慮去耦電容的布局和連接方式。圖1-3-17所示是幾種去耦電容連接方式的比較，由于PCB的傳輸線和過(guò)孔都會(huì)引入阻抗，所以最后一種連接方式是最佳的連接方式。圖1-3-17幾種去耦電容連接方式的比較當(dāng)PCB中存在電源層和地層時(shí)，PCB頂層的電容能夠達(dá)到最佳的去除噪聲的效果，如圖1-3-18所示。圖1-3-18電源/地層存在時(shí)PCB頂層的電容隨著時(shí)鐘頻率和邊沿切換速度的提高，有效地對(duì)高頻設(shè)備的電源引腳去耦或提供旁路變得更困難，因?yàn)殡娙莸腅SL（等效串聯(lián)電感）隨頻率的增加而使電抗增大；電容的ESR（等效串聯(lián)電阻）增加，降低了電容的功效；電容寄生裝配（焊盤、過(guò)孔）的電抗隨頻率增加而增大；對(duì)于高于100MHz的頻率來(lái)說(shuō)，100nF的電容不起作用。電容的ESL是指由電容的結(jié)構(gòu)而產(chǎn)生的電感，電容的ESL設(shè)置了限制因素，這些限制因素是關(guān)于電容如何更好（或更快）地去除耦合的電源總線噪聲的，如圖1-3-19所示。電容實(shí)質(zhì)上是一個(gè)LC電路，因此有一個(gè)諧振點(diǎn)，ESL和電容值都會(huì)影響電容的諧振點(diǎn)，高諧振頻率的電容能夠更好地完成去耦的任務(wù)。圖1-3-19去耦電容的插入損耗1.4高速PCB設(shè)計(jì)前的準(zhǔn)備工作1.設(shè)計(jì)前的準(zhǔn)備工作信號(hào)完整性（SignalIntegrity，SI）是指在信號(hào)線上的信號(hào)質(zhì)量。在設(shè)計(jì)開(kāi)始之前，必須先確定設(shè)計(jì)策略，這樣才能指導(dǎo)諸如選擇元器件、確定工藝和控制PCB生產(chǎn)等工作。就信號(hào)完整性而言，應(yīng)預(yù)先進(jìn)行調(diào)研，以形成規(guī)則或設(shè)計(jì)準(zhǔn)則，從而確保設(shè)計(jì)結(jié)果不出現(xiàn)明顯的信號(hào)完整性問(wèn)題、串?dāng)_問(wèn)題或時(shí)序問(wèn)題。有些IC制造商提供設(shè)計(jì)準(zhǔn)則，然而這樣的準(zhǔn)則可能存在一定的局限性，按照這樣的準(zhǔn)則可能根本設(shè)計(jì)不出滿足信號(hào)完整性要求的PCB。2.PCB的疊層與制造和成本分析人員交流，可以確定PCB的疊層誤差，還可以發(fā)現(xiàn)PCB的制造公差。例如，如果指定某層是50Ω阻抗控制，制造商是怎樣測(cè)量并確保這個(gè)數(shù)值的？期望的制造公差及在PCB上期望的絕緣常數(shù)是多少？線寬和間距的允許誤差、地層和信號(hào)層的厚度及間距的允許誤差是多少？依據(jù)上述數(shù)據(jù)，就可以選擇疊層的數(shù)目了。注意制造商對(duì)插入的PCB都有厚度要求，而且多數(shù)PCB制造商對(duì)其可制造的不同類型的層有固定的厚度要求，這將約束最終疊層的數(shù)目。應(yīng)采用阻抗控制工具為不同層生成目標(biāo)阻抗范圍，且要考慮制造商提供的制造允許誤差及鄰近布線的影響。在理想的信號(hào)完整性情況下，所有高速節(jié)點(diǎn)應(yīng)該在阻抗控制內(nèi)層布線（如帶狀線）。但實(shí)際情況是，設(shè)計(jì)者必須經(jīng)常使用外層進(jìn)行所有或部分高速節(jié)點(diǎn)的布線。要使信號(hào)完整性最佳并保持PCB去耦，應(yīng)該盡可能將地層/電源層成對(duì)布放。如果根本就沒(méi)有電源層，很可能會(huì)遇到信號(hào)完整性問(wèn)題。還可能遇到這樣的情況，即在未定義信號(hào)的返回通路之前，很難仿真或模擬PCB的性能。3.串?dāng)_和阻抗控制來(lái)自鄰近信號(hào)線的耦合將導(dǎo)致串?dāng)_的發(fā)生，并改變信號(hào)線的阻抗。對(duì)相鄰的平行信號(hào)線進(jìn)行耦合分析，可以確定信號(hào)線之間或各類信號(hào)線之間的安全或預(yù)期間距（或者平行布線長(zhǎng)度）。比如，欲將時(shí)鐘信號(hào)到數(shù)據(jù)信號(hào)節(jié)點(diǎn)的串?dāng)_限制在100mV以內(nèi)，使信號(hào)布線保持平行，可以通過(guò)計(jì)算或仿真，找到在任何給定布線層上信號(hào)之間的最小允許間距。同樣，如果設(shè)計(jì)中包含重要的阻抗節(jié)點(diǎn)（或是時(shí)鐘信號(hào)節(jié)點(diǎn)，或是專用高速內(nèi)存架構(gòu)），就必須將布線放置在一層（或若干層）上以得到期望的阻抗。4.重要的高速節(jié)點(diǎn)延遲和時(shí)滯是進(jìn)行時(shí)鐘信號(hào)布線時(shí)必須考慮的因素。因?yàn)闀r(shí)序要求嚴(yán)格，這種節(jié)點(diǎn)通常必須采用端接器件才能獲得最佳的信號(hào)完整性質(zhì)量。要預(yù)先確定這些節(jié)點(diǎn)，同時(shí)將調(diào)節(jié)元器件放置和布線所需要的時(shí)間加以計(jì)劃，以便調(diào)整信號(hào)完整性的設(shè)計(jì)指標(biāo)。5.技術(shù)選擇不同的驅(qū)動(dòng)技術(shù)適用于不同的任務(wù)。信號(hào)是點(diǎn)對(duì)點(diǎn)的，還是一點(diǎn)對(duì)多抽頭的？是從電路輸出，還是留在相同的PCB上？允許的時(shí)滯和噪聲裕量是多少？信號(hào)完整性設(shè)計(jì)的通用準(zhǔn)則是，轉(zhuǎn)換速度越慢，信號(hào)完整性就越好。50MHz時(shí)鐘信號(hào)采用500ps上升時(shí)間是沒(méi)有理由的。一個(gè)2～3ns的擺率控制器件速度要足夠快，才能保證信號(hào)完整性的品質(zhì)，并且有助于解決諸如輸出同步交換和電磁兼容（EMC）等問(wèn)題。從新型FPGA可編程技術(shù)或用戶定義的ASIC中，可以看出驅(qū)動(dòng)技術(shù)的優(yōu)越性。在設(shè)計(jì)階段，要從IC供應(yīng)商那里獲得合適的仿真模型。為了有效地覆蓋信號(hào)完整性仿真，需要一個(gè)信號(hào)完整性仿真程序和相應(yīng)的仿真模型，如IBIS（Input/OutputBufferInformationSpecification）模型。在預(yù)布線和布線階段，應(yīng)該編制一系列的設(shè)計(jì)指南，包括目標(biāo)層阻抗、布線間距、傾向采用的元器件工藝、重要節(jié)點(diǎn)拓?fù)浜投私右?guī)劃。6.預(yù)布線階段預(yù)布線信號(hào)完整性規(guī)劃的基本過(guò)程是，首先定義輸入?yún)?shù)范圍（驅(qū)動(dòng)幅度、阻抗、跟蹤速度等）和可能的拓?fù)浞秶ㄗ钚?最大長(zhǎng)度、短線長(zhǎng)度等），然后運(yùn)行每個(gè)可能的仿真組合，分析時(shí)序和信號(hào)完整性仿真結(jié)果，最后找到可以接受的數(shù)值范圍。約束條件就是PCB布線的工作范圍?？梢圆捎貌煌浖ぞ邎?zhí)行此類“清掃”準(zhǔn)備工作，布線程序能夠自動(dòng)處理此類布線約束條件。對(duì)多數(shù)用戶而言，時(shí)序信息實(shí)際上比信號(hào)完整性結(jié)果更為重要，互連仿真的結(jié)果可以改變布線，從而調(diào)整信號(hào)通路的時(shí)序。在其他應(yīng)用中，這個(gè)過(guò)程還可以確定與系統(tǒng)時(shí)序指標(biāo)不兼容的引腳或元器件的布局，以及需要手工布線的節(jié)點(diǎn)或不需要端接的節(jié)點(diǎn)。對(duì)可編程器件和ASIC來(lái)說(shuō)，為了改進(jìn)信號(hào)完整性設(shè)計(jì)或避免采用分立端接器件，還可以調(diào)整輸出驅(qū)動(dòng)的選擇。7.避免傳輸線效應(yīng)的方法對(duì)傳輸線問(wèn)題所引入的影響，可以從以下5個(gè)方面來(lái)控制。1）嚴(yán)格控制關(guān)鍵網(wǎng)線的布線長(zhǎng)度如果設(shè)計(jì)中有高速跳變沿存在，就必須考慮PCB上存在傳輸線效應(yīng)的問(wèn)題。特別是現(xiàn)在普遍使用的高時(shí)鐘頻率的快速集成電路芯片更是存在這樣的問(wèn)題。解決這個(gè)問(wèn)題有一些基本原則，即如果采用CMOS或TTL電路進(jìn)行設(shè)計(jì)，工作頻率小于10MHz時(shí)，布線長(zhǎng)度應(yīng)不大于7in；工作頻率在50MHz時(shí)，布線長(zhǎng)度應(yīng)不大于1.5in；如果工作頻率達(dá)到或超過(guò)75MHz，布線長(zhǎng)度應(yīng)在1in以內(nèi)。如果不遵循上述原則，就存在傳輸線效應(yīng)的問(wèn)題。2）合理規(guī)劃布線的拓?fù)浣Y(jié)構(gòu)選擇合理的布線路徑和終端拓?fù)浣Y(jié)構(gòu)是解決傳輸線效應(yīng)問(wèn)題的方法。布線的拓?fù)浣Y(jié)構(gòu)是指一根網(wǎng)線的布線順序及布線結(jié)構(gòu)。當(dāng)使用高速邏輯器件時(shí)，除非布線分支長(zhǎng)度很短，否則快速邊沿變化的信號(hào)將被信號(hào)主干布線上的分支布線扭曲。通常，PCB布線采用兩種基本拓?fù)浣Y(jié)構(gòu)，即菊花鏈（DaisyChain）布線和星形（Star）布線。菊花鏈布線，即布線從驅(qū)動(dòng)端開(kāi)始，依次到達(dá)各接收端。如果使用串聯(lián)電阻來(lái)改變信號(hào)特性，串聯(lián)電阻應(yīng)該緊靠驅(qū)動(dòng)端。菊花鏈布線在控制布線的高次諧波干擾方面效果最好。但這種布線方式布通率最低，不容易實(shí)現(xiàn)100%布通。在實(shí)際設(shè)計(jì)中，應(yīng)使菊花鏈布線中的分支長(zhǎng)度盡可能短。星形布線可以有效地避免時(shí)鐘信號(hào)的不同步問(wèn)題，但在密度很高的PCB上手工完成布線將變得十分困難。使用自動(dòng)布線器是完成星形布線的最好方法。在星形拓?fù)浣Y(jié)構(gòu)中，每條分支上都需要終端電阻，其電阻值應(yīng)和連線的特征阻抗相匹配。與特征阻抗值相匹配的終端電阻值可以通過(guò)手工計(jì)算得出，也可以通過(guò)CAD工具計(jì)算得到。在實(shí)際設(shè)計(jì)中，可使用如下方法進(jìn)行終端電阻匹配?！綬C匹配終端】這種方式可以減少功率消耗，但只能在信號(hào)比較穩(wěn)定的情況下使用，最適合對(duì)時(shí)鐘信號(hào)線進(jìn)行匹配處理。這種方法的缺點(diǎn)是RC匹配終端中的電容可能影響信號(hào)的波形和傳輸速度?！敬?lián)電阻匹配】這種方式不會(huì)產(chǎn)生額外的功率消耗，但會(huì)減慢信號(hào)的傳輸，可用于時(shí)延影響不大的總線驅(qū)動(dòng)電路，可以減少PCB上元器件的使用數(shù)量和降低連線密度。【分離匹配終端】這種方式需要將匹配元器件放置在接收端附近，其優(yōu)點(diǎn)是不會(huì)拉低信號(hào)，并且可以有效地避免噪聲，常用于TTL輸入信號(hào)，如ACT、HCT、FAST等。此外，對(duì)于終端匹配電阻的封裝形式和安裝方式也必須加以考慮。通常，表面貼裝電阻相比DIP電阻具有較低的電感，所以表面貼裝電阻成為首選。如果選擇DIP電阻，也有兩種安裝方式可選，即垂直方式和水平方式。在垂直安裝方式中，DIP電阻的一條安裝引腳很短，可以減小電阻和PCB間的熱阻，使電阻的熱量更加容易散發(fā)到空氣中。但垂直安裝方式會(huì)增加電阻的電感。水平安裝方式因安裝位置較低而具有較低的電感，但過(guò)熱的DIP電阻會(huì)產(chǎn)生漂移，在最壞的情況下，DIP電阻可能開(kāi)路，造成PCB布線終端匹配失效。3）抑制電磁干擾的方法較好地解決信號(hào)完整性問(wèn)題，可以改善PCB的電磁兼容性。其中，保證PCB有良好的接地是非常重要的。對(duì)于復(fù)雜的設(shè)計(jì)，可以采用一個(gè)信號(hào)層配一個(gè)地線層的方法，多層板中的頂層和底層的地平面至少能降低10dB輻射。另外，降低PCB最外層信號(hào)的密度，也是減少電磁輻射的好方法，可采用表面積層技術(shù)“Build-up”來(lái)實(shí)現(xiàn)。表面積層是通過(guò)在普通工藝的PCB上增加薄絕緣層和貫穿這些層的微孔的組合來(lái)實(shí)現(xiàn)的，電阻和電容可埋在表層下，這樣單位面積上的布線密度會(huì)提高近一倍，因而可減小PCB的面積。PCB面積的縮小對(duì)布線的拓?fù)浣Y(jié)構(gòu)有著巨大的影響，這意味著縮短電流回路和分支布線長(zhǎng)度，而電磁輻射與電流回路的面積近似成正比。同時(shí)，PCB面積縮小意味著應(yīng)使用高密度引腳封裝器件，這又使得連線長(zhǎng)度進(jìn)一步縮短，從而使電流回路面積減小，提高了電磁兼容特性。此外，還有一些其他的技術(shù)：在對(duì)PCB的元器件進(jìn)行布局時(shí)，將模擬系統(tǒng)和數(shù)字系統(tǒng)盡量分開(kāi)；適當(dāng)?shù)厥褂萌ヱ铍娙萁档碗娫?地噪聲，從而降低EMI；讓信號(hào)的傳輸線盡量遠(yuǎn)離PCB邊緣；避免在PCB上布直角信號(hào)傳輸線；了解在基本頻率和由反射引起的諧波頻率上的PCB布線響應(yīng)等。4）電源去耦技術(shù)為減小集成電路芯片上電源電壓的瞬時(shí)過(guò)沖，應(yīng)添加去耦電容。添加去耦電容可以有效去除電源上的毛刺的影響，并減少在PCB上的電源環(huán)路的輻射。為了獲得平滑毛刺的最佳效果，去耦電容應(yīng)直接連接在IC的電源引腳上，而不是僅連接在電源層上。有一些器件插座上帶有去耦電容，而有的器件則要求去耦電容距器件的距離足夠小。高速和高功耗元器件應(yīng)盡量放置在一起，以減少電源電壓瞬時(shí)過(guò)沖。如果沒(méi)有電源層，那么冗長(zhǎng)的電源線將在信號(hào)線和各回路之間形成環(huán)路，從而成為輻射源和易感應(yīng)電路。布線構(gòu)成一個(gè)不穿過(guò)同一網(wǎng)線或其他布線環(huán)路的情況稱為開(kāi)環(huán)，否則將構(gòu)成閉環(huán)。這兩種情況都會(huì)形成天線效應(yīng)（線天線和環(huán)形天線）。天線對(duì)外產(chǎn)生電磁輻射，同時(shí)自身也成為敏感電路。閉環(huán)產(chǎn)生的輻射與閉環(huán)面積近似成正比。高速電路設(shè)計(jì)是一個(gè)非常復(fù)雜的設(shè)計(jì)過(guò)程，有諸多因素需要加以考慮。這些因素有時(shí)互相對(duì)立。例如，高速器件布局時(shí)位置靠近雖可以減少延時(shí)，但可能產(chǎn)生串?dāng)_和顯著的熱效應(yīng)。因此在設(shè)計(jì)時(shí)應(yīng)權(quán)衡各種因素，做出全面的折中考慮，既滿足設(shè)計(jì)要求，又盡可能降低設(shè)計(jì)復(fù)雜度。5）端接技術(shù)使用歐姆定律減少在驅(qū)動(dòng)端和傳輸線負(fù)載端的阻抗不匹配。驅(qū)動(dòng)端的阻抗一般小于50Ω，可以在驅(qū)動(dòng)端上串聯(lián)電阻來(lái)提高其阻抗，使其與傳輸線匹配，這種技術(shù)稱為串行端接；負(fù)載阻抗通常遠(yuǎn)大于50Ω，可以在負(fù)載端并聯(lián)電阻來(lái)降低其阻抗，使其與傳輸線匹配，這種技術(shù)稱為并行端接。這兩種方法都有各自的優(yōu)缺點(diǎn)，結(jié)合起來(lái)比較有效。圖1-4-1所示的并行端接中，負(fù)載端的并聯(lián)電阻能夠有效工作，但也有如下缺點(diǎn)。?增加驅(qū)動(dòng)電流，從而增加電源損耗。?增加串?dāng)_，增加EMI。?增加地反彈或供電噪聲（取決于并聯(lián)電阻上拉或下拉）。圖1-4-2所示的串行端接中，驅(qū)動(dòng)端的串聯(lián)電阻能減少損耗，但驅(qū)動(dòng)器的輸出阻抗可能隨著輸出狀態(tài)、電源電壓、頻率、溫度等諸多因素的影響而改變，而且會(huì)損失很多進(jìn)入傳輸線的能量。圖1-4-1并行端接圖1-4-2串行端接1.5高速PCB布線1.高速PCB信號(hào)線的布線基本原則（1）合理選擇層數(shù)：高頻電路往往集成度較高，布線密度大，因此必須采用多層板進(jìn)行布線，這是降低干擾的有效手段。合理選擇層數(shù)，可以大幅度地降低PCB尺寸，充分利用中間層來(lái)設(shè)置屏蔽，更好地實(shí)現(xiàn)就近接地，有效地降低寄生電感，有效地縮短信號(hào)的傳輸長(zhǎng)度，大幅度地降低信號(hào)間的交叉干擾等。所有這些都有利于高頻電路的可靠工作。有資料顯示，同種材料的4層板要比雙面板的噪聲低20dB，但是板層數(shù)越多，制造工藝越復(fù)雜，成本也越高。（2）減少高速電路元器件引腳間引線的彎折：高頻電路布線的引線最好采用全直線。若需要彎折，可用45°折線或圓弧線，這樣可以減少高頻信號(hào)對(duì)外發(fā)射和相互間的耦合。（3）縮短高頻電路元器件引腳間的引線：滿足布線最短的最有效手段是在自動(dòng)布線前對(duì)重點(diǎn)高速網(wǎng)絡(luò)進(jìn)行布線預(yù)約。（4）減少高頻電路元器件引腳間的引線層間交疊：所謂減少引線的層間交疊，是指減少元器件連接過(guò)程中所用的過(guò)孔。一個(gè)過(guò)孔可帶來(lái)約0.5pF的分布電容，減少過(guò)孔能顯著提高傳輸速度。（5）注意信號(hào)線近距離平行布線時(shí)所引入的交叉干擾：若無(wú)法避免同層內(nèi)平行布線，可以在PCB反面大面積敷設(shè)地線來(lái)降低干擾。同層內(nèi)平行布線幾乎無(wú)法避免，但是相鄰的兩個(gè)層的布線方向務(wù)必取為相互垂直，在高頻電路布線中最好在相鄰層分別進(jìn)行水平和豎直布線。這是針對(duì)常用的雙面板而言的，在使用多層板時(shí)可利用中間的電源層來(lái)降低干擾。對(duì)PCB覆銅，除能提高其抗高頻干擾能力外，還可改善其散熱性能，提高其強(qiáng)度。另外，若在金屬機(jī)箱上的PCB固定處加上鍍錫柵條，則不僅可以提高固定強(qiáng)度、保障接觸良好，還可利用金屬機(jī)箱布放合適的公共線。（6）對(duì)特別重要的信號(hào)線或局部單元實(shí)施地線包圍措施。對(duì)時(shí)鐘等單元局部進(jìn)行包地處理，對(duì)高速系統(tǒng)也非常有益。（7）各類信號(hào)線不能形成環(huán)路，也不能形成電流環(huán)路。（8）每個(gè)集成電路塊的附近應(yīng)設(shè)置1個(gè)高頻去耦電容。2.地線設(shè)計(jì)在電子設(shè)備中，控制干擾的重要方法是接地。如果能將接地和屏蔽結(jié)合起來(lái)使用，可解決大部分的干擾問(wèn)題。在電子設(shè)備中，地線結(jié)構(gòu)大致有系統(tǒng)地、機(jī)殼地（屏蔽地）、數(shù)字地（邏輯地）和模擬地等。在地線設(shè)計(jì)中應(yīng)注意以下4點(diǎn)。1）正確選擇單點(diǎn)接地與多點(diǎn)接地在低頻電路中，信號(hào)的工作頻率通常小于1MHz，布線和元器件間的電感影響較小，而接地電路形成的環(huán)流對(duì)干擾影響較大，因而應(yīng)采用一點(diǎn)接地方式。當(dāng)信號(hào)工作頻率大于10MHz時(shí)，地線阻抗將變得很大，此時(shí)應(yīng)盡量降低地線阻抗，可采用就近多點(diǎn)接地方式。當(dāng)工作頻率為1～10MHz時(shí)，如果采用一點(diǎn)接地方式，其地線長(zhǎng)度不應(yīng)超過(guò)波長(zhǎng)的1/20，否則應(yīng)采用多點(diǎn)接地方式。2）將數(shù)字電路與模擬電路分開(kāi)當(dāng)PCB上既有高速邏輯電路，又有線性電路時(shí)，應(yīng)使它們盡量分開(kāi)，兩者的地線不要相混，并且分別與電源端地線相連。要盡量加大線性電路的接地面積。3）盡量加粗接地線若接地線很細(xì)，接地電位將隨電流的變化而變化，導(dǎo)致電子設(shè)備的定時(shí)信號(hào)電平不穩(wěn)，抗噪聲性能變差。因此，應(yīng)盡量將接地線加粗，使它能通過(guò)3倍于PCB允許電流的電流。若有可能，接地線的寬度應(yīng)大于3mm。4）將地線構(gòu)成閉合環(huán)路設(shè)計(jì)僅由數(shù)字電路組成的PCB的地線系統(tǒng)時(shí)，應(yīng)將地線設(shè)計(jì)成閉合環(huán)路，這樣可以明顯地提高其抗噪聲能力。其原因在于，PCB上有很多集成電路元器件，其中耗電多的元器件，因受地線粗細(xì)的限制，會(huì)在地線上產(chǎn)生較大的電位差，從而引起抗噪聲能力下降。若將地線構(gòu)成環(huán)路，則會(huì)縮小電位差，從而提高電子設(shè)備的抗噪聲能力。1.6布線后信號(hào)完整性仿真1.布線后信號(hào)完整性仿真的意義一般來(lái)說(shuō)，信號(hào)完整性設(shè)計(jì)規(guī)則很難保證實(shí)際布線完成后，不出現(xiàn)信號(hào)完整性問(wèn)題或時(shí)序問(wèn)題。即使設(shè)計(jì)是在規(guī)則的指導(dǎo)下進(jìn)行的，除非能夠持續(xù)自動(dòng)檢查設(shè)計(jì)，否則根本無(wú)法保證設(shè)計(jì)完全遵守準(zhǔn)則。布線后信號(hào)完整性仿真檢查，將允許有計(jì)劃地打破（或者改變）設(shè)計(jì)準(zhǔn)則，但是這只是出于成本考慮或?yàn)榱藵M足嚴(yán)格的布線要求。現(xiàn)在，采用信號(hào)完整性仿真引擎，完全可以仿真高速數(shù)字PCB（甚至是多板系統(tǒng)）的自動(dòng)屏蔽信號(hào)完整性問(wèn)題，并生成精確的“引腳到引腳”延遲參數(shù)。只要輸入信號(hào)足夠好，仿真結(jié)果也會(huì)一樣好。元器件模型和PCB制造參數(shù)的精確性是決定仿真結(jié)果的關(guān)鍵因素。2.模型的選擇盡管從元器件數(shù)據(jù)表可以獲得所有的數(shù)據(jù)，但要建立一個(gè)模型仍然是很困難的。對(duì)信號(hào)完整性仿真模型來(lái)說(shuō)正好相反，模型的建立比較容易，但是模型數(shù)據(jù)卻很難獲得。本質(zhì)上，信號(hào)完整性模型數(shù)據(jù)唯一的可靠來(lái)源是IC供應(yīng)商，他們應(yīng)與設(shè)計(jì)工程師保持默契的配合。IBIS模型標(biāo)準(zhǔn)提供了一致的數(shù)據(jù)載體，但I(xiàn)BIS模型的建立及其品質(zhì)的保證卻成本高昂。IC供應(yīng)商對(duì)此投資仍然需要市場(chǎng)需求的推動(dòng)，而PCB制造商可能是唯一的需求方。1.7提高抗電磁干擾能力的措施1.需要特別注意抗電磁干擾的系統(tǒng)?微控制器時(shí)鐘頻率特別高、總線周期特別短的系統(tǒng)。?含有大功率、大電流驅(qū)動(dòng)電路（如產(chǎn)生火花的繼電器電路、大電流開(kāi)關(guān)電路等）的系統(tǒng)。?包含微弱模擬信號(hào)電路及高精度A/D轉(zhuǎn)換電路的系統(tǒng)。2.應(yīng)采取的抗干擾措施?能用低速芯片的，就不用高速芯片，將高速芯片用在關(guān)鍵地方。?可用串電阻的方法降低控制電路上升沿/下降沿跳變速率。?盡量為繼電器等提供某種形式的阻尼電路。?使用滿足系統(tǒng)要求的最低頻率時(shí)鐘。?時(shí)鐘發(fā)生器盡量靠近使用時(shí)鐘信號(hào)的元器件，石英晶體振蕩器外殼應(yīng)接地。?用地線將時(shí)鐘信號(hào)區(qū)包圍起來(lái)，盡量縮短時(shí)鐘信號(hào)線的長(zhǎng)度。?I/O驅(qū)動(dòng)電路盡量靠近PCB邊緣。對(duì)進(jìn)入PCB的信號(hào)要加濾波電路，從高噪聲區(qū)來(lái)的信號(hào)也要加濾波電路，同時(shí)，用串終端電阻的辦法減小信號(hào)反射。?MCU無(wú)用端要接高電平或接地，或者定義成輸出端，集成電路上該接電源/地的引腳都要接電源/地，不要懸空。?門電路輸入端閑置不用時(shí)不要懸空。閑置不用的運(yùn)算放大器正輸入端應(yīng)接地，負(fù)輸入端應(yīng)接運(yùn)算放大器的輸出端。?PCB盡量使用45°折線而不用90°折線布線，以減少高頻信號(hào)對(duì)外發(fā)射與耦合。?PCB按頻率和電流開(kāi)關(guān)特性分區(qū)，噪聲元器件與非噪聲元器件的距離應(yīng)盡可能遠(yuǎn)。?單面板和雙面板應(yīng)單點(diǎn)接電源和單點(diǎn)接地，電源線、地線應(yīng)盡量粗，在經(jīng)濟(jì)條件允許的情況下，可以使用多層板以減小電源/地的寄生電感。?時(shí)鐘、總線及片選信號(hào)要遠(yuǎn)離I/O線和接插件。?模擬電壓輸入線、參考電壓端應(yīng)盡量遠(yuǎn)離數(shù)字電路信號(hào)線，特別是時(shí)鐘信號(hào)線。?時(shí)鐘信號(hào)線垂直于I/O線比平行于I/O線干擾小，時(shí)鐘元器件引腳遠(yuǎn)離I/O電纜。?盡量選用短引腳的元器件，去耦電容引腳也應(yīng)盡量短。?關(guān)鍵的線應(yīng)盡量粗，并在兩側(cè)加上保護(hù)地。高速線要短且直。?對(duì)噪聲敏感的線不要與大電流、高速開(kāi)關(guān)線平行。?石英晶體振蕩器下面及對(duì)噪聲敏感的器件下面不應(yīng)布線。?弱信號(hào)電路、低頻電路周圍不要形成電流環(huán)路。?任何信號(hào)都不要形成環(huán)路，若不可避免，應(yīng)使環(huán)路區(qū)盡量小。?為每個(gè)集成電路添加一個(gè)去耦電容；每個(gè)電解電容附近都要加一個(gè)小的高頻旁路電容。?電路充放電儲(chǔ)能電容盡量用大容量的鉭電容而不用電解電容；使用管狀電容時(shí)，外殼要接地。1.8測(cè)試與比較盡管采取上述措施可以確保PCB的信號(hào)完整性設(shè)計(jì)品質(zhì)，但在PCB完成裝配后，仍然有必要將其放在測(cè)試平臺(tái)上，利用示波器或時(shí)域反射計(jì)（TDR）進(jìn)行測(cè)試，將真實(shí)的PCB測(cè)試結(jié)果和仿真結(jié)果進(jìn)行比較。這些測(cè)試數(shù)據(jù)可以幫助改進(jìn)模型和優(yōu)化制造參數(shù)，以便在以后的預(yù)設(shè)計(jì)調(diào)研工作中做出更好的（更少的約束條件）決策。但是，將真實(shí)的PCB測(cè)試結(jié)果與仿真結(jié)果進(jìn)行比較有時(shí)出入很大。排除模型的不準(zhǔn)確外，往往是PCB的電源完整性存在問(wèn)題。由電源完整性引起的信號(hào)完整性問(wèn)題占有很大的比例，因此需要對(duì)電路做電源完整性分析。真實(shí)準(zhǔn)確的分析應(yīng)該是同時(shí)做電源完整性分析與信號(hào)完整性分析，但這會(huì)造成建立的數(shù)學(xué)模型更復(fù)雜、算法難度更高。目前，Cadence工具無(wú)法實(shí)現(xiàn)這樣的功能，故需要借助第三方工具，如Speed2000Suite軟件與Apsim進(jìn)行分析。1.9混合信號(hào)布局技術(shù)圖1-9-1所示為PCB中混合信號(hào)電路的一種錯(cuò)誤的布局方式。從圖1-9-2所示的電路原理圖中可以看到，數(shù)字電路的電流流過(guò)了模擬電路，這是一個(gè)比較糟糕的情況，會(huì)在模擬電路中引起額外的噪聲干擾和產(chǎn)生寄生參數(shù)。圖1-9-1混合信號(hào)電路錯(cuò)誤的布局方式圖1-9-2混合信號(hào)電路原理圖（錯(cuò)誤的布局）分析一下這種錯(cuò)誤布局方式的地平面電流，圖中箭頭所示的電流穿過(guò)了中間敏感的模擬電路，時(shí)鐘電路與數(shù)字電路相互傳遞信號(hào)，而模擬電路會(huì)接收這些信號(hào)。從圖1-9-2所示的原理圖中可以看到，流過(guò)那些電阻和電感的電流會(huì)產(chǎn)生一個(gè)電壓，而這個(gè)電壓將會(huì)被疊加到模擬地上，進(jìn)而引入模擬電路中。正確的布局方式如圖1-9-3所示，將敏感電路放在PCB的一側(cè)，而模擬電路緊靠在其旁邊，要把時(shí)鐘和數(shù)字電路放在遠(yuǎn)離敏感電路的位置。如圖1-9-4所示的電路原理圖，模擬電路和數(shù)字電路分別用UA和UD供電，所有接地回路都分別接到接地點(diǎn)，消除了誤差電壓。圖1-9-5所示是正確布局方式的通信情況，模擬電路和前端敏感電路通信，數(shù)字電路和時(shí)鐘電路進(jìn)行信號(hào)傳輸，不會(huì)干擾模擬電路。圖1-9-3混合信號(hào)電路正確的布局方式圖1-9-4混合信號(hào)電路原理圖（正確的布局）圖1-9-5正確布局方式的通信情況再分析一下地平面及其布線，圖1-9-6所示的頂層是完整的地平面，底層是連接RF端口及其負(fù)載的傳輸線?？梢钥吹?，在頂層地平面的回流就在底層回流線的正上方流動(dòng)。對(duì)于地平面，理想情況是電流先沿著布線流動(dòng)，然后回到地平面，而且正好在底層布線的正上方流動(dòng)，這樣就可以獲得最小的感應(yīng)系數(shù)。然而在有些情況下，PCB的設(shè)計(jì)不能保證地平面的完整性，如圖1-9-7所示，在分裂的地平面中，回流在直流情況下將會(huì)沿電阻最小的通路流動(dòng)，如圖中細(xì)箭頭所示；而回流在交流情況下將會(huì)沿阻抗最小的通路流動(dòng)，如圖中粗箭頭所示，實(shí)際上這將會(huì)輻射EMI和RFI能量，所以這不是正確的布局方式。圖1-9-6電路回流流動(dòng)情況（1）圖1-9-7電路回流流動(dòng)情況（2）圖1-9-8所示的電路中，左邊是模擬電源和模擬電路，右邊是數(shù)字電源和數(shù)字電路，中間是混合信號(hào)器件，它既有模擬地，又有數(shù)字地。正確的做法是將混合信號(hào)器件的模擬地連接到模擬地平面，而將數(shù)字地連接到數(shù)字地平面，兩個(gè)地平面最終必須在某個(gè)點(diǎn)上連接起來(lái)。在兩個(gè)地平面之間開(kāi)一個(gè)很小的口，這樣數(shù)字電路中產(chǎn)生的噪聲很難干擾到模擬電路，反之亦然。所以，當(dāng)模擬電流被限制在電路中模擬電路一側(cè)，而數(shù)字電流被限制在電路中數(shù)字電路一側(cè)時(shí)，兩個(gè)電路互相的影響非常小，這是在一個(gè)PCB上混合器件接地的正確做法。圖1-9-8模數(shù)混合電路的接地方法目前還沒(méi)有哪一種單一的接地方法在任何情況下都有效，但一般應(yīng)遵循以下原則：去除運(yùn)算放大器下面的地平面以減小寄生電容；每個(gè)PCB上必須至少有一層用于接地平面；對(duì)于一些高速信號(hào)的布線，應(yīng)該在信號(hào)線的下面提供盡量多的地平面；越厚的覆銅越好（可減小阻抗和提高散熱性能）；同樣的地平面必須使用多個(gè)過(guò)孔連接；在最初設(shè)計(jì)時(shí)建議將模擬地和數(shù)字地分開(kāi)；要遵循混合信號(hào)器件數(shù)據(jù)手冊(cè)上的建議，認(rèn)真閱讀數(shù)據(jù)手冊(cè)，上面會(huì)有很多很有用的信息（尤其是制板部分），有些內(nèi)容是非常重要的；讓電源的去耦電容和負(fù)載回路盡量靠近以減小噪聲；要把模擬、數(shù)字和射頻信號(hào)的地連接在一點(diǎn)。1.10過(guò)孔對(duì)信號(hào)傳輸?shù)挠绊?.過(guò)孔的基本概念過(guò)孔（Via）是多層PCB的重要組成部分之一，鉆孔的費(fèi)用通常占PCB制板費(fèi)用的30%～40%。簡(jiǎn)單來(lái)說(shuō)，PCB上的每一個(gè)孔都可以稱為過(guò)孔。從作用上看，過(guò)孔可以分成兩類：一類用于各層間的電氣連接；另一類用于器件的固定或定位。如果從工藝制程上來(lái)說(shuō)，這些過(guò)孔一般又分為三類，即盲孔（BlindVia）、埋孔（BuriedVia）和通孔（ThroughVia）。盲孔位于PCB的頂層和底層表面，具有一定深度，用于表層線路和下面的內(nèi)層線路的連接，孔的深度與孔徑之比需要滿足一定的要求。埋孔是指位于PCB內(nèi)層的連接孔，它不會(huì)延伸到PCB的表面。上述兩類孔都位于PCB的內(nèi)層，層壓前利用通孔成形工藝完成，在過(guò)孔形成過(guò)程中可能還會(huì)重疊做好幾個(gè)內(nèi)層。通孔穿過(guò)整個(gè)PCB，可用于實(shí)現(xiàn)內(nèi)部互連或作為元器件的安裝定位孔。由于通孔在工藝上更易于實(shí)現(xiàn)，成本較低，所以絕大部分PCB均使用通孔，而較少采用另外兩類過(guò)孔。以下所說(shuō)的過(guò)孔，沒(méi)有特殊說(shuō)明的，均作為通孔考慮。從設(shè)計(jì)的角度來(lái)看，一個(gè)過(guò)孔主要由兩部分組成，一是中心鉆孔（DrillHole），二是鉆孔周圍的焊盤區(qū)，如圖1-10-1所示。這兩部分的尺寸決定了過(guò)孔的大小。圖1-10-1過(guò)孔的結(jié)構(gòu)很顯然，在高速、高密度的PCB設(shè)計(jì)中，設(shè)計(jì)者總是希望過(guò)孔越小越好，這樣PCB上可以留有更多的布線空間。此外，過(guò)孔越小，其自身的寄生電容也越小，更適用于高速電路。但孔尺寸的減小帶來(lái)了成本的增加，而且過(guò)孔的尺寸不可能無(wú)限制地減小，它受到鉆孔和電鍍（Plating）等工藝技術(shù)的限制：孔越小，鉆孔需花費(fèi)的時(shí)間越長(zhǎng)，也越容易偏離中心位置；且當(dāng)孔的深度超過(guò)鉆孔直徑的6倍時(shí)，就無(wú)法保證孔壁均勻鍍銅。比如，如果一塊正常的6層PCB的厚度（通孔深度）為50mil，那么，一般條件下PCB廠家能提供的鉆孔最小直徑只能達(dá)到8mil。隨著激光鉆孔技術(shù)的發(fā)展，鉆孔的尺寸也可以越來(lái)越小，一般直徑不大于6mil的過(guò)孔就稱為微孔。在HDI（高密度互連結(jié)構(gòu)）設(shè)計(jì)中經(jīng)常用到微孔，微孔技術(shù)可以允許過(guò)孔直接打在焊盤上（Via-in-Pad），這大大提高了電路的性能，節(jié)約了布線空間。過(guò)孔在傳輸線上表現(xiàn)為阻抗不連續(xù)的斷點(diǎn)，會(huì)造成信號(hào)的反射。一般過(guò)孔的等效阻抗比傳輸線低約12%，如50Ω的傳輸線在經(jīng)過(guò)過(guò)孔時(shí)阻抗會(huì)減小6Ω（具體值和過(guò)孔的尺寸、板厚有關(guān)）。但過(guò)孔因?yàn)樽杩共贿B續(xù)而造成的反射其實(shí)是微乎其微的，其反射系數(shù)僅為（50-44）/（44+50）≈0.06，過(guò)孔產(chǎn)生的問(wèn)題更多地集中于寄生電容和電感的影響。2.過(guò)孔的寄生電容和寄生電感過(guò)孔本身存在著寄生的雜散電容，如果已知過(guò)孔在地層上的阻焊區(qū)直徑為2D，過(guò)孔焊盤的直徑為1D，PCB的厚度為T，板基材介電常數(shù)為ε，則過(guò)孔的寄生電容近似為C=1.41εTD1/（D2-D1）過(guò)孔的寄生電容給電路造成的主要影響是延長(zhǎng)了信號(hào)的上升時(shí)間，降低了電路的速度。舉例來(lái)說(shuō)，對(duì)于一塊厚度為50mil的PCB，如果使用的過(guò)孔焊盤直徑為20mil（鉆孔直徑為10mil），阻焊區(qū)直徑為40mil，則可以通過(guò)上面的公式近似計(jì)算出過(guò)孔的寄生電容為C=1.41×4.4×0.050×0.020/（0.040-0.020）≈0.31pF這部分電容引起的上升時(shí)間變化量大致為T10-90=2.2C（Z0/2）=2.2×0.31×（50/2）=17.05ps從這些數(shù)值可以看出，盡管單個(gè)過(guò)孔的寄生電容引起的上升沿變緩的效用不是很明顯，但是如果布線中多次使用過(guò)孔進(jìn)行層間的切換，就會(huì)用到多個(gè)過(guò)孔，設(shè)計(jì)時(shí)就要慎重考慮。實(shí)際設(shè)計(jì)中可以通過(guò)增大過(guò)孔和覆銅區(qū)的距離或減小焊盤的直徑來(lái)減小寄生電容。過(guò)孔存在寄生電容的同時(shí)也存在寄生電感，在高速數(shù)字電路的設(shè)計(jì)中，過(guò)孔的寄生電感帶來(lái)的危害往往大于寄生電容。它的寄生串聯(lián)電感會(huì)削弱旁路電容的貢獻(xiàn)，減弱整個(gè)電源系統(tǒng)的濾波效果?？梢杂孟旅娴慕?jīng)驗(yàn)公式來(lái)簡(jiǎn)單地計(jì)算一個(gè)過(guò)孔近似的寄生電感：L=5.08h［ln（4h/d）+1］式中，L為過(guò)孔的寄生電感；h為過(guò)孔的長(zhǎng)度；d為中心鉆孔的直徑。從上式可以看出，過(guò)孔的直徑對(duì)寄生電感的影響較小，對(duì)寄生電感影響最大的是過(guò)孔的長(zhǎng)度。對(duì)上面的例子，計(jì)算過(guò)孔的寄生電感為L(zhǎng)=5.08×0.050×［ln（4×0.050/0.010）+1］≈1.015nH如果信號(hào)的上升時(shí)間是1ns，那么其等效阻抗為XL=πL/T10-90≈3.19Ω。這樣的阻抗在有高頻電流通過(guò)時(shí)已經(jīng)不能被忽略。注意旁路電容在連接電源層和地層時(shí)需要通過(guò)兩個(gè)過(guò)孔，這樣過(guò)孔的寄生電感就會(huì)成倍增加。3.如何使用過(guò)孔通過(guò)上面對(duì)過(guò)孔寄生特性的分析可以看到，在高速PCB設(shè)計(jì)中，看似簡(jiǎn)單的過(guò)孔往往會(huì)給電路的設(shè)計(jì)帶來(lái)很大的負(fù)面效應(yīng)。為了減小過(guò)孔的寄生效應(yīng)帶來(lái)的不利影響，在設(shè)計(jì)中應(yīng)盡量做到以下幾點(diǎn)。?從成本和信號(hào)質(zhì)量?jī)煞矫婵紤]，選擇尺寸合適的過(guò)孔。必要時(shí)可以考慮使用不同尺寸的過(guò)孔。例如，對(duì)于電源或地線，可以考慮使用較大尺寸的過(guò)孔，以減小阻抗；而對(duì)于信號(hào)布線，則可以使用尺寸較小的過(guò)孔。當(dāng)然，隨著過(guò)孔尺寸減小，相應(yīng)的成本會(huì)增加。?使用較薄的PCB有利于減小過(guò)孔的兩種寄生參數(shù)。?PCB上的信號(hào)布線盡量不換層，也就是說(shuō)盡量不要使用不必要的過(guò)孔。?電源和地的引腳要就近打過(guò)孔，過(guò)孔和引腳之間的引線越短越好。可以考慮并聯(lián)打多個(gè)過(guò)孔，以減小等效電感。?在信號(hào)換層的過(guò)孔附近放置一些接地的過(guò)孔，以便為信號(hào)提供最近的回路。甚至可以在PCB上放置一些多余的接地過(guò)孔。?對(duì)于密度較高的高速PCB，可以考慮使用微孔。1.11一般布局規(guī)則當(dāng)今的高速PCB設(shè)計(jì)對(duì)布局的要求越來(lái)越嚴(yán)格，布局基本上決定了布線的大致走向和結(jié)構(gòu)、電源和地平面的分割，以及對(duì)噪聲和EMI的控制情況，因而設(shè)計(jì)的PCB的性能好壞在很大程度上取決于布局是否合理。工程師往往在布局上花費(fèi)很多的時(shí)間和精力，預(yù)布局→前仿真→再布局→優(yōu)化，這些過(guò)程所花費(fèi)的時(shí)間大概要占整個(gè)項(xiàng)目設(shè)計(jì)時(shí)間的50%，甚至更多。下面就總結(jié)一個(gè)大致的布局步驟及規(guī)則，僅供參考。實(shí)際電路設(shè)計(jì)中還要考慮很多其他的問(wèn)題，如散熱、機(jī)械性能及一些特殊電路的擺放問(wèn)題，具體的布局準(zhǔn)則應(yīng)根據(jù)實(shí)際應(yīng)用而定。布局首先要從了解系統(tǒng)電路原理圖開(kāi)始，必須在各個(gè)電路中區(qū)分?jǐn)?shù)字、模擬、混合數(shù)字/模擬元器件（可查看芯片資料），并注意各IC芯片電源和信號(hào)引腳的定位。根據(jù)電路中各部分所占的比例，初步劃分?jǐn)?shù)字電路、模擬電路在PCB上的布線區(qū)域，讓數(shù)字元器件、模擬元器件及其相應(yīng)布線盡量遠(yuǎn)離并限定在各自的布線區(qū)域內(nèi)。區(qū)域劃分完畢后，就可以進(jìn)行元器件的放置，一般順序是數(shù)?；旌显骷M元器件→數(shù)字元器件→旁路電容。數(shù)?；旌显骷欢ㄒ胖迷跀?shù)字信號(hào)區(qū)域和模擬信號(hào)區(qū)域的交界處，并注意方向正確，即數(shù)字信號(hào)和模擬信號(hào)引腳朝向各自的布線區(qū)域；純數(shù)字或模擬元器件一定要放置在各自規(guī)定的范圍內(nèi)；晶振電路盡量靠近其驅(qū)動(dòng)器件。對(duì)噪聲敏感的器件要遠(yuǎn)離高頻信號(hào)布線，同時(shí)，像參考電壓Uref之類對(duì)噪聲較敏感的信號(hào)也要遠(yuǎn)離易產(chǎn)生高噪聲的元器件。數(shù)字元器件一般情況下盡量集中放置，可以減小線長(zhǎng)，降低噪聲。但對(duì)有時(shí)序要求的信號(hào)布線，則需要根據(jù)線長(zhǎng)和結(jié)構(gòu)進(jìn)行布局的調(diào)整，具體應(yīng)該通過(guò)仿真來(lái)確定。旁路電容需要盡量靠近芯片電源引腳放置，尤其是高頻電容，在電源接口附近可以放置大容量（如47μF）的電容，以保持電源穩(wěn)定，降低低頻噪聲的干擾。1.12電源完整性理論基礎(chǔ)隨著PCB設(shè)計(jì)復(fù)雜度的逐步提高，對(duì)于信號(hào)完整性的分析，除了考慮反射、串?dāng)_及EMI，穩(wěn)定可靠的電源供應(yīng)也成為設(shè)計(jì)者重點(diǎn)研究的方向之一。尤其當(dāng)開(kāi)關(guān)器件數(shù)目不斷增加，核心電壓不斷減小時(shí)，電源的波動(dòng)往往會(huì)給系統(tǒng)帶來(lái)嚴(yán)重的影響，于是人們提出了新的名詞—電源完整性（PowerIntegrity，PI）。其實(shí)，PI和SI是緊密聯(lián)系在一起的，只是以往的EDA仿真工具在進(jìn)行信號(hào)完整性分析時(shí)，一般簡(jiǎn)單地假設(shè)電源處于絕對(duì)穩(wěn)定狀態(tài)，但隨著系統(tǒng)設(shè)計(jì)對(duì)仿真精度的要求不斷提高，這種假設(shè)顯然是越來(lái)越不能被接受的，于是PI的研究分析應(yīng)運(yùn)而生。從廣義上說(shuō)，PI屬于SI的研究范疇，而新一代的信號(hào)完整性仿真必須建立在可靠的電源完整性基礎(chǔ)上。雖然電源完整性主要討論電源供給的穩(wěn)定性問(wèn)題，但由于地在實(shí)際系統(tǒng)中總是和電源密不可分，通常把如何降低地平面的噪聲作為電源完整性問(wèn)題的一部分進(jìn)行討論。1.電源噪聲的起因及危害電源不穩(wěn)定的根源在于兩個(gè)方面：一是在器件高速開(kāi)關(guān)狀態(tài)下，瞬態(tài)的交變電流過(guò)大；二是電流回路上存在電感。從表現(xiàn)形式上來(lái)看，電源不穩(wěn)定的根源又可以分為3類：同步開(kāi)關(guān)噪聲（SSN），有時(shí)被稱為Δi噪聲，地彈（GroundBounce）現(xiàn)象也可歸于此類（見(jiàn)圖1-12-1）；非理想電源阻抗影響（見(jiàn)圖1-12-2）；諧振及邊緣效應(yīng)（見(jiàn)圖1-12-3）。圖1-12-1同步開(kāi)關(guān)噪聲圖1-12-2非理想電源阻抗影響圖1-12-3諧振及邊緣效應(yīng)對(duì)于一個(gè)理想的電源來(lái)說(shuō)，其阻抗為零，在平面任何一點(diǎn)的電位都是保持恒定的（等于系統(tǒng)供給電壓），然而實(shí)際的情況并非如此，而是存在很大的噪聲干擾，甚至有可能影響系統(tǒng)的正常工作，如圖1-12-4所示。圖1-12-4噪聲對(duì)電源的影響開(kāi)關(guān)噪聲給信號(hào)傳輸帶來(lái)的影響更為顯著，由于地引線和平面存在寄生電感，在開(kāi)關(guān)電流的作用下，會(huì)產(chǎn)生一定的電壓波動(dòng)，也就是說(shuō)器件的參考地已經(jīng)不再保持零電平，這樣，如圖1-12-5所示，在驅(qū)動(dòng)端，本來(lái)要發(fā)送的低電平會(huì)出現(xiàn)相應(yīng)的噪聲波形，相位和地彈噪聲相同，而對(duì)于開(kāi)關(guān)信號(hào)，地彈噪聲會(huì)導(dǎo)致信號(hào)的下降沿變緩；如圖1-12-6所示，在接收端，信號(hào)的波形同樣會(huì)受到地彈噪聲的干擾，不過(guò)這時(shí)的干擾波形相位和地彈噪聲相位相反；另外，在一些存儲(chǔ)性器件里，還有可能由于電源噪聲和地彈噪聲的影響，數(shù)據(jù)意外翻轉(zhuǎn)，如圖1-12-7所示。圖1-12-5地彈噪聲對(duì)驅(qū)動(dòng)端信號(hào)的影響圖1-12-6地彈噪聲對(duì)接收端信號(hào)的影響圖1-12-7觸發(fā)器數(shù)據(jù)翻轉(zhuǎn)從圖1-12-3可以看到，電源平面其實(shí)可以看成由很多電感和電容構(gòu)成的網(wǎng)絡(luò)，也可以看成一個(gè)共振腔，在一定頻率下，這些電容和電感會(huì)發(fā)生諧振現(xiàn)象，從而影響電源層的阻抗。例如，一個(gè)8in×9in的PCB空板，板材是普通的FR-4，電源和地之間的距離為4.5mil，隨著頻率的增加，電源阻抗是不斷變化的，尤其在并聯(lián)諧振效應(yīng)顯著的時(shí)候，電源阻抗明顯增加，如圖1-12-8所示。圖1-12-8電源平面的諧振現(xiàn)象除了諧振效應(yīng)，電源平面和地平面的邊緣效應(yīng)同樣是電源設(shè)計(jì)中需要注意的問(wèn)題，這里說(shuō)的邊緣效應(yīng)就是指邊緣反射和輻射現(xiàn)象，也可以列入EMI討論的范疇。如果抑制了電源平面上的高頻噪聲，就能很好地減輕邊緣的電磁輻射，通常采用添加去耦電容的方法。邊緣效應(yīng)是無(wú)法完全避免的，在設(shè)計(jì)PCB時(shí)，要盡量讓信號(hào)布線遠(yuǎn)離覆銅區(qū)邊緣，以避免受到太大的干擾。2.電源阻抗設(shè)計(jì)電源噪聲的產(chǎn)生在很大程度上歸結(jié)于非理想的電源分配系統(tǒng)（PowerDistributionSystem，PDS）。電源分配系統(tǒng)的作用就是給系統(tǒng)內(nèi)的所有元器件提供足夠的電源，這些元器件不僅需要消耗功率，對(duì)電源的平穩(wěn)性還有一定的要求。大部分?jǐn)?shù)字電路器件要求電源電壓波動(dòng)在正常電壓的±5%范圍之內(nèi)。電源電壓之所以波動(dòng)，就是因?yàn)閷?shí)際的電源平面總是存在著阻抗，這樣，在瞬間電流通過(guò)時(shí)就會(huì)產(chǎn)生一定的電壓降和電壓波動(dòng)。為了保證每個(gè)元器件始終能得到正常的電源供應(yīng)，就需要對(duì)電源的阻抗進(jìn)行控制，也就是盡可能降低其阻抗。例如，一個(gè)5V的電源，允許的電壓噪聲為5%，最大瞬間電流為1A，那么設(shè)計(jì)的最大電源阻抗為從上面的計(jì)算公式可以看出，隨著電源電壓不斷減小，瞬間電流不斷增大，所允許的最大電源阻抗也不斷降低。而當(dāng)今電路設(shè)計(jì)的趨勢(shì)恰恰如此，如表1-12-1所示。由于各因素的影響，幾乎每過(guò)3年，電源阻抗就要降為原來(lái)的1/5，由此可見(jiàn)，電源阻抗設(shè)計(jì)對(duì)高速電路設(shè)計(jì)者來(lái)說(shuō)是至關(guān)重要的。表1-12-1近幾年微處理器參數(shù)的變化電源層和地層本身可以看成一個(gè)大的平板電容，其電容量可以用下面這個(gè)公式計(jì)算：式中，系數(shù)k為0.2249（d的單位為in）或0.884（d的單位為cm）；εr指介質(zhì)的介電常數(shù)（真空為1，F(xiàn)R-4材料在4.1～4.7之間）；A為覆銅平行部分的總面積；d為電源和地之間的距離。以2.9in×1.2in的內(nèi)存模塊PCB為例，間距為10mil的電源和地構(gòu)成的電容的電容量大概為：0.2249×4.5×2.9×1.2/0.01≈352.2pF。可見(jiàn)，電源和地之間耦合電容的值很小，表現(xiàn)的阻抗也比較大，一般有幾歐姆，所以在高速設(shè)計(jì)中僅依靠電源自身的耦合降低阻抗是遠(yuǎn)遠(yuǎn)不夠的。在設(shè)計(jì)電源阻抗時(shí)，要注意頻率的影響，不僅需要計(jì)算直流阻抗（電阻），還要同時(shí)考慮在較高頻率時(shí)的交流阻抗（主要是電感），最高的頻率將是時(shí)鐘信號(hào)頻率的兩倍，因?yàn)樵跁r(shí)鐘的上升沿和下降沿，電源系統(tǒng)中都會(huì)產(chǎn)生瞬間變化的電流。一般可以通過(guò)下面這個(gè)基本公式來(lái)計(jì)算受阻抗影響的電源電壓波動(dòng)：為了降低電源的電阻和電感，在設(shè)計(jì)中可采取如下措施。?使用電阻率低的材料，如銅。?用較厚、較粗的電源