淺溝槽刻蝕工藝的研究摘要在當前大規(guī)模集成電路制造工藝中，淺溝槽隔離是一種常見的器件隔離方式。本文首先介紹了淺溝槽隔離技術的概況、刻蝕工藝和工藝流程，以及目前該技術存在的問題。隨后，文章提出了淺溝槽隔離技術優(yōu)化后的工藝流程，重點探討了CMP對隔離的影響原理，并介紹了舊的STICMP制程和新的STICU制程一DSTICMP。接著，文章討論了淺溝槽隔離技術優(yōu)化后的圓片級可靠性驗證，包括基礎數(shù)據(jù)的采集、優(yōu)化結(jié)果以及產(chǎn)品結(jié)果。最后，文章得出結(jié)論，認為優(yōu)化后的淺溝槽隔離技術能夠有效提升產(chǎn)品的可靠性，具有較高的實用性和應用前景。關鍵詞：淺溝槽；刻蝕；工藝目錄TOC\o"1-3"\h\u1205引言 引言半導體技術在現(xiàn)代社會中扮演著極為重要的角色，不僅推動了經(jīng)濟的發(fā)展，改善了人民的生活，同時也增強了各國的軍事力量。其中，集成電路是半導體技術中的核心之一。40年來，集成電路的發(fā)展與不斷的技術進步密不可分。在面對不斷縮小的器件尺寸時，開發(fā)和使用新技術成為了解決各種問題的必要手段。隔離技術在集成電路器件中也扮演著非常重要的角色。隨著特征尺寸的縮小，傳統(tǒng)的本征氧化隔離技術出現(xiàn)了一系列問題，如漏電流和平坦化問題、高溫再分布等因素，不再適用于深亞微米時代的硅集成電路。因此，淺溝槽隔離技術STI問世，成為了解決器件尺寸縮小所帶來的各種問題的新方案。STI技術通過在硅襯底上刻出一條條淺溝槽，然后將其填充上絕緣材料來實現(xiàn)器件的隔離。相對于傳統(tǒng)的本征氧化隔離技術，STI技術不僅可以避免漏電流和平坦化問題，還能夠提高器件的集成度和穩(wěn)定性。淺溝槽隔離技術是一種新型的器件隔離技術，它是在硅晶體上刻出很淺的槽，并且用氧化物填充槽，使器件之間互相隔離。這種技術具有很多優(yōu)點。首先，它能夠避免傳統(tǒng)本征氧化隔離技術中出現(xiàn)的“鳥嘴”問題，使得器件之間的距離更加緊湊，從而使集成度更高。其次，淺溝槽隔離技術可以有效地減小器件之間的漏電流，從而提高器件的可靠性和穩(wěn)定性。此外，它還可以更好地控制器件的工藝參數(shù)，提高器件的生產(chǎn)效率和制造精度。淺溝槽隔離技術的發(fā)展，不僅是集成電路技術的進步，也是半導體產(chǎn)業(yè)的發(fā)展。它的出現(xiàn)不僅推動了半導體工業(yè)的發(fā)展，也為全球經(jīng)濟發(fā)展做出了巨大貢獻。隨著半導體技術的不斷推進和升級，我們可以預見，在不久的將來，集成電路器件將會更加先進、功能更加強大，從而帶動更多行業(yè)的發(fā)展和改善人們的生活。。

1.淺溝槽隔離技術概況淺溝隔離技術（STI）是一種隔離晶體管有源區(qū)的技術，可以有效地保證不同摻雜區(qū)之間的完全隔離。該技術起源于上世紀80年代，但因其價格昂貴、技術不成熟，一直沒有被廣泛接受。直到最近一兩年，隨著技術的不斷發(fā)展，STI技術才開始被人們廣泛采用。相較于傳統(tǒng)的本征氧化隔離技術，STI工藝有許多優(yōu)點。首先，它可以完全避免高溫工藝，有效地保護晶體管不受損壞。其次，該工藝嚴格保證器件的有效面積，并且硅襯底表面與絕緣介質(zhì)表面完全在同一平面內(nèi)，可以大大提高電路性能。此外，隨著間隔的增加和結(jié)電容的增加，最小隔離隨之增加。最重要的是，低溫工藝可以提高產(chǎn)量并降低成本，這對于大規(guī)模生產(chǎn)非常重要。淺溝隔離技術的工藝流程是先通過蝕刻將晶體管有源區(qū)形成淺溝槽，然后將絕緣材料填充溝槽，實現(xiàn)摻雜區(qū)之間的隔離。相比于本征氧化隔離技術，STI可以降低電極間的漏電流，并能承受更大的擊穿電壓，從而提高電路的可靠性。同時，由于硅的蝕刻速率遠大于氧化速率，可以大大提高產(chǎn)能。需要注意的是，由于硅集成電路設計的多樣性，不同的產(chǎn)品對淺溝隔離技術的要求也不盡相同。淺溝槽的深度范圍通常在150nm至500nm之間，而側(cè)壁角度范圍為80°至90°，側(cè)壁形狀各不相同。與傳統(tǒng)的LOCOS隔離技術不同，STI隔離技術采用了全新的工藝，主要滿足小型器件對超小結(jié)構尺寸和器件可靠性的要求。STI隔離技術的優(yōu)勢在于體積小、所需場面積和有源區(qū)的范圍非常小，但同時對器件的漏電流也極為敏感。STI隔離工藝主要包括以下關鍵步驟：氮氧化硅生長、溝槽光刻、HDP（高密度等離子）、二氧化硅生長、二氧化硅CMP、去除氮化硅等。

2.刻蝕工藝介紹2.1氧化和氮化硅生長氮化硅是集成電路制造中一種重要的材料，主要用于作為CMP拋光停止層填充二氧化硅介質(zhì)后。氮化硅膜的厚度會影響CMP研磨的不均勻性和研磨頻率，通常膜厚約為120~150nm。生長氮化硅的工藝技術與LOCOS隔離工藝生長的氮化硅完全相同。在氮化硅被廣泛應用之前，熱氧化生長的氧化膜厚度約為15nm，主要作用是延遲硅襯底與氮化硅膜之間的電壓調(diào)整，起到緩沖作用。因此，氮化硅的應用在集成電路制造中扮演著重要的角色，為提高電路性能和可靠性發(fā)揮著重要作用。2.2溝壑(Trench)在集成電路制造過程中，光刻和刻蝕是微細加工的重要環(huán)節(jié)，它們決定了電路圖形能否準確實現(xiàn)。對于STI隔離工藝，控制蝕刻形狀是一個關鍵的環(huán)節(jié)?？涛g分為兩步，首先刻蝕作為CMP停止層的表面介質(zhì)層，然后再刻蝕硅襯底。目前的高端蝕刻技術將這兩個步驟結(jié)合起來，以提高生產(chǎn)效率和降低成本。蝕刻槽的理想形狀為正梯形，傾斜角度應在75到89度之間。CL2工藝通常用于控制溝槽的形狀，HBr和O2等蝕刻氣體在用于蝕刻硅時被認為可以生產(chǎn)聚合物產(chǎn)品。這些產(chǎn)品在溝槽蝕刻過程中產(chǎn)生正梯形。但也有缺點，這些產(chǎn)品會覆蓋等離子反應器中的其他表面，從而導致工藝穩(wěn)定性和粉塵問題。為控制溝槽的形狀，第二種方法是利用蝕刻產(chǎn)物的沉積特性。在刻蝕過程中，產(chǎn)物在溝槽側(cè)壁上再沉積，再沉積的量決定了梯形的梯度。2.3二氧化硅CMPCMP在平坦化技術上實現(xiàn)了跨越式發(fā)展，真正做到器件制造完全平坦化。目前，在半導體行業(yè)得到廣泛應用，并成為提高生產(chǎn)效率和成品率，降低生產(chǎn)成本的重要手段之一。其采用液態(tài)化學研磨液，在晶圓表面進行微研磨，使晶圓凹凸表面平坦化，是平坦化工藝技術新技術。由于這種方法能使半導體材料達到非常高的平整度，因而受到廣泛關注。盡管CMP已經(jīng)被用于電子工業(yè)，但是物理，化學等工藝機理尚不十分明確。CMP工藝中既有化學反應工藝又有機械研磨工藝，兩者共同占主導地位。本文研究了一種新的平坦化技術——化學-機械復合平坦化方法。就是用某些高ph值研磨漿液，把晶圓表面磨平。研磨液由含有一定量氫基物質(zhì)的水溶液組成。研磨液與研磨介質(zhì)物發(fā)生某些化學反應，極薄表面層經(jīng)氫基化處理，通過后續(xù)機械研磨除去。因此，我們可以認為這些反應都能產(chǎn)生一個叫做“溝槽”的缺陷。CMP多在溝壑被完滿充填之后，除去表面過量氧化硅膜，并且實現(xiàn)了表面完全平坦化。本文研究了不同濃度的研磨漿對溝槽深度、粗糙度及氧含量的影響，以及不同溫度下氮化硅薄膜生長速度。溝壑填充氧化膜CMP速率等于氮化硅CMP速率，那么，氮化硅CMP背面和溝壑充填氧化硅約處于一個平面。因此，可以通過控制溝槽深度來改善粗糙度及降低溝道寬度。由于在CMP后的洗凈中會有一點氧化膜損失，因此，氮化硅膜的厚度決定了有源區(qū)和填充溝壑氧化層表面臺階高度。因此溝槽深度也會影響到溝道寬度和漏電流等特性。填入溝壑中的氧化層要足夠厚，以免出現(xiàn)寄生邊角晶體管效應。因此，我們應該盡可能地減小溝道長度，并且盡量縮短溝槽深度和提高氮化鋁/多晶硅界面處的氧濃度水平。在這個極限范圍內(nèi)，經(jīng)過CMP處理之后，氮化硅殘留厚度得到了優(yōu)化，以得到準確場區(qū)圖形。對于平坦化和溝槽深度都很深的情況，可以利用一個簡單方法去除溝道底部的雜質(zhì)。有源區(qū)氧化層一定要拋掉，以露出下表面氮化硅膜，并且和溝壑內(nèi)氧化膜在一個平面上。為了實現(xiàn)上述目的，我們采用了一種獨特的方法，即將溝槽分為若干獨立且相互隔開的子溝道，從而減少相鄰子溝道間的重疊度。其實是隔離、在狹窄圖形結(jié)構中，研磨速率高于密集排列或者寬廣區(qū)域圖形結(jié)構。當研磨時，溝槽之間存在著一定程度的重疊和空隙，這使得溝槽間的接觸面積大大增加了。磨制凹凸不平晶圓的表面，突起部分受到的壓力比凹陷部分高得多，所以，突起部分磨制速度加快。對于平坦而不規(guī)則的溝槽來說，研磨速度則較慢。但因研磨盤柔軟，寬闊區(qū)域中央會有碟形凹入。這是由平坦區(qū)域中的溝槽形狀不對稱導致的，而不是因為研磨過程中晶圓與研磨盤間有相對運動造成的。對研磨漿液及研磨機械系統(tǒng)進行優(yōu)化，會有助于克服這一缺點。研究了研磨溝槽對氮化鋁薄膜去除效率及粗糙度的影響。CMP研磨在達到氮化硅層之后進行過研磨，不但降低了氮化硅厚度，還同時強迫CMP一次磨碎兩種不同材料，也就是在有源區(qū)有氮化硅，在溝壑有氧化硅。溝槽中的氮化硅與溝道中的氧化硅之間存在著強烈的相互作用。若氧化膜研磨速率比氮化硅膜大，加之CMP磨制晶圓表面時存在不均一性，存在溝壑氧化膜凹陷，溝壑邊緣浸蝕等風險。通過改變溝槽形狀來控制溝深分布可以改善溝壑形貌，但是難以消除或降低其粗糙度。對氮化硅過研磨量進行優(yōu)化，以及配合后續(xù)使用熱磷酸移除氮化硅過程中對于溝壑氧化膜之效果，就會獲得理想表面形態(tài)。3.目前淺溝槽隔離技術工藝流程3.1隔離氧化層成長在集成電路制造過程中，硅片到達擴散區(qū)后需要進行清洗，去除污染和氧化。然后硅片被送到高溫氧化設備進行氧化物層生長，以保護有源區(qū)免受化學污染。3.2氮化物淀積將硅晶片置于高溫、低壓化學氣相沉積裝置中進行氮化物淀積。氨氣和二氯硅烷在器件腔內(nèi)反應，形成氮化硅SI3N4層，起到保護有源區(qū)的作用。在形成淺溝槽隔離的整個過程中，氮化硅還有一個作用，就是作為化學機械拋光的阻隔材料。3.3光刻掩膜硅片從擴散區(qū)遷移到光刻區(qū)后，在背膠顯影機上經(jīng)過一系列工藝步驟，最后通過背膠顯影機直接在背膠硅片表面刻上特定掩模的形狀。粘合劑光刻機。光刻后對硅片進行檢測，包括尺寸檢測、缺陷檢測、外觀檢測，如果缺陷較大，可對硅片進行去粘處理，然后返工。3.4淺溝槽刻蝕在集成電路制造過程中，光刻膠被用來保護需要保留的區(qū)域，將不需要的區(qū)域覆蓋住，然后通過蝕刻技術將覆蓋區(qū)域保護，暴露出需要刻蝕的部分。蝕刻技術使用離子和強腐蝕性化學物質(zhì)，對氮化硅、氧化硅和硅進行刻蝕。蝕刻機使用大功率射頻能量將真空反應室內(nèi)的中性氟或氯基氣體電離。這個過程導致分子分解和原子電離，使反應室充滿各種等離子體成分。這些等離子體會攻擊硅片表面的材料，形成所需的圖案。這些等離子成分被物理蝕刻，化學蝕刻去除硅晶片上定義隔離區(qū)域的硅。每一步刻蝕工藝完成后，硅片都需要去膠，以系列化學試劑清洗。圖3-1淺溝槽刻蝕4.目前淺溝槽隔離技術問題分析4.1光刻膠的涂敷問題涂光刻膠前，將附著力促進劑涂在清潔過的基材上或在惰性氣體條件下對基材進行熱處理。這樣的處理可以提高光刻膠與基板的附著力，防止光刻膠圖形在顯影過程中脫落，避免濕法刻蝕時產(chǎn)生側(cè)蝕。涂光刻膠是有轉(zhuǎn)速的，旋轉(zhuǎn)時間可以在旋膠機上任意調(diào)節(jié)。真空吸法是一種將基板放入旋轉(zhuǎn)機的吸盤中，通過吸盤將基板固定住，然后在基板表面滴上一定粘度的光刻膠，并進行旋轉(zhuǎn)拋散的方法。在離心力的作用下，光刻膠會均勻地分布在基板表面，將多余的光刻膠甩掉，從而得到一定厚度的光刻膠膜，其厚度由光刻膠的粘度和旋轉(zhuǎn)速度控制。光致抗蝕劑是一種具有可溶于顯影液的性質(zhì)，對光、電子束或X射線敏感，并且耐腐蝕的材料。一般來說，正膠具有高分辨率，而負膠則具有高靈敏度，并且具有良好的結(jié)合性能。精細的光刻圖形（分辨率、清晰度）決定了它與另一層圖形的位置精度（重疊精度）的程度。因此，要實現(xiàn)良好的光刻效果，同時也需要良好的曝光系統(tǒng)。4.2曝光技術的不完善接近式曝光技術是一種將mask掩模與基板靠得很近的技術，通過UV光透過MASK鋇（表面）照射，將圖案投射到基板上，進行1:1轉(zhuǎn)移。雖然這種方法不如傳統(tǒng)的步進機或鏡面投影準確，但具有吞吐量大和設備便宜等優(yōu)點。在光學系統(tǒng)中，大準直鏡（球面或非球面）對雕刻精度的影響最大，但如果偏角過大，會影響總距離誤差。接近式曝光技術的分辨率與光罩與基板的距離和光的波長有關?？刂茖始夹g的方法有兩種，一種是采用CCD，將mask和substrate上的標記重疊進行圖像分析和處理，再配合另一部分對位臺，可精準移動，控制其X、Y方向及角位移。另一種方法是掩?？販胤绞?，利用潔凈空氣吹光使掩模表面整體溫度分布均勻，而基板則采用控溫水流支撐。在曝光系統(tǒng)方面，采用的紫外光源為10KW超高汞燈，通過橢圓鏡、多層鍍膜鏡等光學系統(tǒng)投射到掩膜版和光刻膠上。為了使投射光具有良好的均勻性和平行性，為了提高曝光精度，光學系統(tǒng)通常使用復眼透鏡和大透鏡。球面鏡?；赨ltra發(fā)射的高汞紫外燈，有是三個強度峰：g線(436nm)、h線(406nm)和i線(365n米）。而h線更靈敏，i線通常對負片有更好的曝光效率。鍍膜鏡片還旨在提高紫外線范圍內(nèi)的反射率。4.3容易腐蝕集成電路的制造過程中，一種重要的技術是光刻技術。在這個過程中，集成電路圖案被復制到光刻膠上，然后光刻膠被用作掩模來蝕刻下面的物質(zhì)。蝕刻技術是通過化學腐蝕去除材料的某些部分。蝕刻技術主要有兩種：濕法蝕刻和干法蝕刻。在濕法蝕刻中，被腐蝕的化學物質(zhì)是溶液，而在干法蝕刻中，進行蝕刻的化學物質(zhì)是氣體。使用濕法蝕刻技術時，腐蝕是各向同性的，因此在光刻膠掩模下形成的薄膜材料也會被隨時間推移而腐蝕，形成的方向也不匹配掩模圖形，這不適合用于制造精細圖形。然而，濕法蝕刻的優(yōu)點是設備便宜，腐蝕速率與光刻膠腐蝕速率之比（選擇比）大，腐蝕表面不會被污染，也不會有損傷等優(yōu)點，這些優(yōu)點使它不適合用于制造精細圖形。典型的腐蝕劑包括稀HF溶液（即氫氟酸）、氟化銨混合物（又稱緩沖氫氟酸溶液）、熱磷酸（用于氮化硅膜的腐蝕溶液，溫度約為180℃）和磷酸溶液（用于鋁的腐蝕溶液）。干法刻蝕是一種制造微電子器件的重要技術，它可以分為各向同性和各向異性兩種類型。其中，等離子刻蝕是一種具有各向同性特征的干法刻蝕方法。在光刻膠剝離裝置上，氧等離子體與光刻膠發(fā)生化學反應，產(chǎn)生H2O、CO2氣體，從而導致光刻膠發(fā)生各向同性反應。而精細的圖形則需要使用各向異性的干法蝕刻方法，其中反應離子蝕刻(RIE)就是一種典型的方法。它使用離子來引發(fā)化學反應，并去除表面特征，形成干凈的蝕刻表面。然而，RIE刻蝕方法存在一些問題，比如選擇比低、刻蝕面損傷和污染等。在進行蝕刻之前，必須將氧化鋁膜去除。蝕刻鋁合金后，還應該去除鋁膜表面殘留的氯化物，以避免蝕刻鋁線。這些細節(jié)都需要特別注意，才能保證制造出高質(zhì)量的微電子器件。同步輻射（SOR:synchrotronorbitalradiation）X射線光刻技術SOR是當電子沿加速器環(huán)形儲存環(huán)以光速前進時，其前進運動的軌跡在磁場作用下發(fā)生彎曲，光線沿切向發(fā)射該軌道稱為同步輻射光源是一種定向光源，是較高強度X射線的理想光源。SOR技術是一種高強度X射線光源，當電子以光速前進時，其運動軌跡在磁場作用下發(fā)生彎曲，從而產(chǎn)生同步輻射光源。這種光源在真空條件下可以直接到達基板，從而實現(xiàn)分子束外延生長。濺射法是制備薄膜的一種常用方法，它可以形成大面積均勻的薄膜，并且具有很好的覆蓋性和附著力。在制備電極和布線等材料時，鋁合金通常通過濺射法制備。為了提高成膜速度，通常采用磁控濺射裝置，使用高頻電離氫氣將從靶材濺射出來的原子沉積在基板上。在制備布線結(jié)構時，可以通過光刻定義VIA孔并沉積第二金屬層，然后蝕刻制造出布線結(jié)構。最后，通過PECVD方法制備氧化層和保護氮化硅層。5.淺溝槽隔離技術優(yōu)化后工藝流程5.1CMP對隔離的影響原理表面看來，CMP實際上對隔離效果的影響不大，而在實際上，或?qū)a(chǎn)生一定的影響。其原因是對STI下的阱而言，離子注入時，通過STIHDPSi02進行注入，因此，其濃度除受離子注入機臺自身均勻性的影響外，同時受STIHDPSi02厚度均勻度影響較大。其原因在于，在一離子注入制程中，盡管入射粒子均以同樣能量射入，但它們處于不同深度，濃度就不同了。阱中不同濃度，隔離性能各不相同。5.2舊的STICMP制程2003年前，行業(yè)內(nèi)使用CMP研磨液以Si02為主，即我們所說的Silica研磨液。研磨速度慢、罩幕層該研磨液對于有源區(qū)之上區(qū)域相對較大之HDPSi02中SiN與HDPSi02之選擇比并不太高若HDP淀積之后再直接制作CMP，這會帶來怎樣的麻煩？一、大塊有源區(qū)之上HDPSi02不能磨細，致使背后罩幕層SiN亦無法被去除，電路無法正常工作；二是要確保SiN磨細，必須增加CMP的overpolish,SiN損耗增加，前一制程須預留較大量SiN，硅溝槽填充能力減弱：硅溝槽密集區(qū)OX工DE大部分填充在Trench內(nèi)部，且空曠區(qū)OXIDE大部分位于SiN上方，CMP導致可變的研磨速度，并且大的STI區(qū)域被嚴重重置。針對大有源區(qū)HDPSiO2未完全研磨，業(yè)界新增AA反制程，將開孔區(qū)HDPSiO2換成AA反調(diào)（同翠觀點）,是奕騰和AAPatern的對面mask。）曝光后，通過OXIDEETCH將SIN上的OXIDE刻蝕掉，使得整個晶圓的OXIDE密度一致，可以獲得更好的CMP后均勻性。5.3新的STICU制程一DSTICMP在CMP技術日益進步的今天，行業(yè)最終研究出了一項新技術DirectsTICMP，由名稱由該技術無需AAreverse制程，經(jīng)過HDPSi02淀積之后，CMP制程便可直接完成。從而極大地簡化STI制作過程，節(jié)省成本。為何該技術沒有AAreverse制程。AAreverse制程，主要是由于先前CMP研磨液無法研磨大范圍有源區(qū)上方HDPSi02所增加之制程。該新工藝研磨液以Ce02為主要原料，這段內(nèi)容介紹了一種工藝叫做DirectSTICMP，它的特點是可以將大塊有源區(qū)上的HDPSiO2磨碎而無需AAreverse制程。這種工藝所用的研磨液具有高選擇比，即能快速研磨SiO2，但幾乎不會對罩幕層的SiN造成損害。因此，當研磨到SiN表面時，研磨就會停止，從而保持晶片表面的平整度并減少SiN的損失。這種工藝還可以提高硅溝槽的填充能力。新研磨液研磨速率可調(diào)節(jié)得更慢，這樣就避免了在研磨過程中由于研磨速率過快導致均勻度差的問題。僅此而已，它己經(jīng)堪稱一種很好的研磨液，較佳地，在研磨液添加劑中添加一表面活性劑，可使低洼處免受磨蝕，待凸出Si02打磨光滑后，又一同向下磨，如此下去，極大地改善CMP制程平坦度。6.淺溝槽隔離技術優(yōu)化后圓片級可靠性驗證6.1基礎數(shù)據(jù)的采集為產(chǎn)品開發(fā)進度，我公司直接使用刻蝕設備，生產(chǎn)廠家給出一般工藝條件，對所述優(yōu)化片進行刻蝕，并把本來規(guī)劃好的基礎數(shù)據(jù)采集工作搞得落后。將優(yōu)化片在原始工藝條件下進行刻蝕，經(jīng)剖面分析，STI側(cè)壁角度達不到要求。從過去經(jīng)驗看，我們根據(jù)原始工藝條件加以改進，并取用基礎數(shù)據(jù)。因原始工藝條件下刻蝕的結(jié)果過深，因此，使Si刻蝕時間縮短。角度太垂直等問題，我們采用添加02的方法進行調(diào)整。在硅襯底上生長了一層厚度為300納米的氮化硅硅片，使用預設的刻蝕工藝條件將其放入刻蝕設備中刻蝕60秒鐘?？涛g完成后，測量氮化硅層的厚度，減去原始厚度即可得到蝕刻厚度，再除以刻蝕時間即可得到每分鐘的蝕刻速率，本次實驗得到的蝕刻速率為209納米/分鐘。通過優(yōu)化氮化硅層的厚度，我們也可以估算出刻蝕整個氮化硅層所需的時間。為了計算出氧化硅的刻蝕速率，我們使用了一個類似的方法。首先，使用預設的氧化硅蝕刻工藝條件將100納米的氧化硅層放入刻蝕設備中刻蝕60秒鐘。然后，測量氧化硅層的厚度，減去原始厚度即可得到蝕刻厚度，再除以刻蝕時間即可得到每分鐘的蝕刻速率。通過優(yōu)化芯片中氧化硅層的厚度，我們也可以估算出刻蝕整個氧化硅層所需的時間。本次實驗得到的氧化硅蝕刻速率為174納米/分鐘，與設計厚度相比，還留有少量的殘留。SiliconOxideEtchingStep氧化硅蝕刻速率為每分鐘90.9納米，蝕刻量為10秒，為15.1納米，比設計厚度大了15納米，還留有一些。表6-1氧化硅的刻蝕速率位置刻蝕前(nm)刻蝕后(nm)速率(nm/min)P1114.1323222.9160691.21626P2114.9665324.3995290.56701P3114.6671823.0024891.6647P4114.6247122.9060791.71864P5114.6256323.701490.92423P6116.3315825.6042790.72731P7116.1459425.544890.60114P8115.6973125.4323990.26492P9115.0963424.6671990.42915AVE115.148924.18837490.9605263RANGE2.199262.69821.453726.2優(yōu)化后的結(jié)果STI測試的刻蝕深度我們通過優(yōu)化切割進行了蝕刻研究，使用KLATENCORP22進行STI深度測試，這是一款高分辨率、無損形貌儀，其探頭可以測量STI臺階高度（即溝槽深度）。這種自動表面測量裝置使用觸筆輕觸硅片表面，以不損傷硅片的情況下測量出硅膜的形貌，所需力量僅為0.05mg。為了優(yōu)化切片的STI深度測試，我們在表4-5中列出了測試結(jié)果。需要說明的是，深度測試結(jié)果中氮化硅層的厚度為STI深度，而氧化硅層的厚度則不計入深度。在測試中，我們加入了15納米的氧化硅和170納米的氮化硅。表6-2初始工藝條件STEP1.SiN?2.SiO?3.SiPressure(mTorr201015RFUpper(Watt)600600600RFLower(Watt)80125110[CF4(sccm)8010010ICLz(sccm)1502(sccm)44HBr(sccm)30100Time(S)501075從STI深度測試結(jié)果可以得知，SII的深度為298納米，片內(nèi)均勻性在10納米以下，符合工藝設計的要求。在CD測試方面，我們使用改進的工藝條件進行優(yōu)化，并使用HITACHICD-SEM進行測試。HITACHICD-SEM是一種復雜的顯微鏡，可以將物體放大100,000到300,000倍。它通過高能聚焦電子束掃描物體，并使用探測器來測量最終散射的電子，是一種非破壞性、非接觸式的測量裝置。通過CD測試，我們得知薄膜內(nèi)部均勻性在7納米以下，符合工藝設計的要求。在剖面分析方面，我們用金剛石刀切割優(yōu)化后的芯片，將溝槽的側(cè)壁形狀放大，并使用掃描電子顯微鏡進行觀察和拍照。通過測量圖中溝槽的深度，并與臺階測量機的結(jié)果進行比較，我們得知溝槽深度約為299納米。同時，我們還測量了凹槽的側(cè)壁角度，并與實際需要進行比較。在硅片的中心和外圍兩個位置進行截面分析后，我們得知側(cè)壁STI的角度在80.28~82.3度之間，符合工藝設計的要求。6.3優(yōu)化結(jié)果擴展淺溝槽隔離技術（STI）的開發(fā)旨在設計0.18微米工藝流程的STI刻蝕工藝條件，結(jié)果表明該工藝條件能夠滿足產(chǎn)品設計要求。但在試產(chǎn)前，可實現(xiàn)更大程度的集成，產(chǎn)品平均體積比降低至0.9倍，即工藝流程由0.18微米變?yōu)?.162微米。幸運的是，為了測試刻蝕工藝條件是否通用，這個新的工藝流程并沒有改變薄膜結(jié)構，根據(jù)要求，我們只改變了STI開口的尺寸，并保持其他要求不變。因此，我們使用相同的刻蝕工藝條件，對優(yōu)化后的芯片進行了刻蝕，并進行了三個方面的測試和結(jié)果分析。STI深度測試結(jié)果表明，SI深度為294nm，片內(nèi)均勻性小于10nm，滿足工藝設計要求。6.4產(chǎn)品結(jié)果鑒于優(yōu)化芯片效果，我嘗試制作了25個（1批次）產(chǎn)品硅芯片。25片硅片產(chǎn)品良率較高，這是因為我們在400多道工序中，始終保持了高標準的生產(chǎn)質(zhì)量控制。雖然產(chǎn)品良率能夠反映整個工廠的生產(chǎn)結(jié)果，但它并不能有效反映特定項目對產(chǎn)品的影響。因此，對于STI項目，需要另一個專門的項目來測試其隔離效果和對半導體器件的影響。使用正向擊穿電壓和反向擊穿電壓來評估STI的性能。這些電壓可以有效反映STI的隔離效果和對半導體器件的影響。產(chǎn)品要求正向擊穿電壓小于2.5V，反向擊穿電壓小于-1.5V，以保證半導體器件在工作時不會失效。7.結(jié)論我們通過上述的優(yōu)化，成功地確定了適用于淺溝槽隔離（STI）刻蝕工藝條件，并且驗證了優(yōu)化層的剖面結(jié)果。這個工藝條件的普適性是十分重要的，因為它能夠幫助我們在不同的半導體器件制造過程中獲得穩(wěn)定的STI結(jié)果。此外，我們的產(chǎn)品試產(chǎn)成功，證明了這個優(yōu)化過程的可行性。我們需要指定合適的蝕刻工藝條件，以及區(qū)分半導體器件的N型和P型摻雜，這對于保證半導體器件的平穩(wěn)工作至關重要。如果電壓擊穿，會對半導體器件造成故障，因此我們需要采取有效的措施來避免這種情況的發(fā)生。在進行優(yōu)化時，我們還研究了O2對淺溝槽孤立（STI）刻蝕過程中STI側(cè)壁角度的重要影響。以此結(jié)論為依據(jù)，對溝槽側(cè)壁角度要求不一的制品，可在現(xiàn)有刻蝕工藝下，改變OL流量，調(diào)整溝槽側(cè)壁夾角，使得該優(yōu)化結(jié)果得以廣泛應用。經(jīng)過邏輯0.18微米淺溝道隔離關鍵制程難題的解決和優(yōu)化，所得隔離結(jié)構性能完全滿足邏輯0.18微米技術規(guī)模化批量生產(chǎn)的需要，使中國半導體技術向前邁進一大