CMOS數(shù)字集成電路原理與分析第六章CMOS邏輯門電路第五章

內(nèi)容概述CMOS反相器電路結(jié)構(gòu)由PMOS和NMOS所組成的互補(bǔ)型電路-CMOS。輸入穩(wěn)定時總有一個截止，具有低功耗特點(diǎn)。CMOS反相器的靜態(tài)特性VOH:輸出電平為邏輯”1”時的最大輸出電壓VOL:輸出電平為邏輯”0”時的最小輸出電壓VIL:仍能維持輸出為邏輯”1”的最大輸入電壓VIH:仍能維持輸出為邏輯”0”的最小輸入電壓VM:邏輯閾值，輸出等于輸入時對應(yīng)的輸入電壓CMOS反相器的噪聲容限CMOS反相器的瞬態(tài)特性三態(tài)反相器遲滯反相器第6章CMOS邏輯門電路010204MOS管的串并聯(lián)特性CMOS復(fù)合邏輯門02要點(diǎn)內(nèi)容基本CMOS靜態(tài)邏輯門要點(diǎn)內(nèi)容01傳輸門邏輯電路要點(diǎn)內(nèi)容0503要點(diǎn)內(nèi)容CMOS靜態(tài)邏輯門的功耗要點(diǎn)內(nèi)容07CMOS靜態(tài)邏輯門的延遲要點(diǎn)內(nèi)容08要點(diǎn)內(nèi)容動態(tài)邏輯電路06要點(diǎn)內(nèi)容功耗和延遲的折中6.1基本CMOS靜態(tài)邏輯門第六章

CMOS邏輯門電路反相器AOO=ApnAO兩輸入與非門O=A·BAOB兩輸入或非門O=A+BAOBnAOpnBpOpAnpBn6.1基本CMOS靜態(tài)邏輯門第六章CMOS邏輯門電路兩輸入與非門O=A·BAOBOpAnpBnCMOS與非門ABO0010111011106.1基本CMOS靜態(tài)邏輯門第六章CMOS邏輯門電路兩輸入或非門CMOS或非門ABO001010100110AOBO=A+BnAOpnBp6.1基本CMOS靜態(tài)邏輯門第六章CMOS邏輯門電路三輸入與非門O=A·B·CAOBCABCABCO三輸入或非門O=A+B+COABCABCCBAONMOS、PMOS互補(bǔ)：（并聯(lián)《====》串聯(lián)）NMOS

輸出為“0”PMOS

輸出為“1”與：NMOS串PMOS并或：NMOS并PMOS串：

生成電路為負(fù)邏輯：

組成AND和OR時，加一反相器。晶體管數(shù)為：

輸入端子數(shù)的兩倍。多輸入邏輯門6.2CMOS復(fù)合邏輯門第六章CMOS邏輯門電路O=A·B+C·DAOBCOACBADBDDCO=(A+B)·(C+D)AOBCDOABCACDDBO=A·B+CAOBCABCOABC6.2CMOS復(fù)合邏輯門第六章CMOS邏輯門電路二輸入異或門ABOO=A·B+A·B=A·B+A·B=(A·B)·(A·B)=(A+B)·(A+B)AOBABO=(A+B)·(A+B)OABAAABBBBBAAABO0000111011106.2CMOS復(fù)合邏輯門第六章CMOS邏輯門電路

調(diào)整邏輯關(guān)系式，使得輸出為負(fù)邏輯邏輯關(guān)系為與時，NMOS串聯(lián)、PMOS并聯(lián)邏輯關(guān)系為或時，NMOS并聯(lián)、PMOS串聯(lián)改變尺寸可調(diào)整輸入閾值或速度復(fù)合邏輯門電路的構(gòu)成方法6.3MOS管的串并聯(lián)特性第六章CMOS邏輯門電路晶體管串聯(lián)的情況晶體管的驅(qū)動能力是用其導(dǎo)電因子k來表示的，k值越大，其驅(qū)動能力越強(qiáng)。多個管子的串、并情況下，其等效導(dǎo)電因子應(yīng)如何推導(dǎo)？先考慮兩個閾值電壓相同的MOS晶體管串聯(lián)的情況。設(shè)導(dǎo)電因子分別為K1和K2的兩個MOS管串聯(lián)后，其等效導(dǎo)電因子為Keff。6.3MOS管的串并聯(lián)特性第六章CMOS邏輯門電路晶體管串聯(lián)的情況對于MOS管來說，其線性區(qū)電流的表達(dá)式為將電流表達(dá)式進(jìn)行如下變換整理得設(shè)串聯(lián)的兩個MOS晶體管的閾值電壓VT相同，且工作在線性區(qū)，則其源漏電流分別為（1）（2）6.3MOS管的串并聯(lián)特性第六章CMOS邏輯門電路晶體管串聯(lián)的情況由于IDS1=IDS2，因此由式（1）和式（2）可得（3）將式（3）代入式（1）得又因?yàn)閷τ诘刃Ш蟮腗OS晶體管來說，其電流表達(dá)式為對比式（4）和式（5），可得（4）（5）同理可推出N個管子串聯(lián)使用時，其等效增益因子為6.3MOS管的串并聯(lián)特性第六章CMOS邏輯門電路晶體管并聯(lián)的情況先考慮閾值電壓VT相同、導(dǎo)電因子分別為K1和K2的兩個MOS管并聯(lián)的情況。設(shè)其等效導(dǎo)電因子為Keff其總的源漏電流IDS為對并聯(lián)后的等效MOS管，有同理可推出N個管子并聯(lián)使用時，其等效增益因子為對比可得6.3MOS管的串并聯(lián)特性第六章CMOS邏輯門電路晶體管尺寸的設(shè)計在一個組合邏輯電路中，為了使各種組合門電路之間能夠很好地匹配，各個邏輯門的驅(qū)動能力都要與標(biāo)準(zhǔn)反相器相當(dāng)，即在最壞的工作條件下，各個邏輯門的驅(qū)動能力要與標(biāo)準(zhǔn)反相器的特性相同。例1、考慮右圖所示的二輸入與非門的情況，設(shè)標(biāo)準(zhǔn)反相器nMOS管和pMOS管的導(dǎo)電因子Kn=Kp，對于邏輯門，設(shè)Kn1=Kn2=K′n，Kp1=Kp2=K′p，為了保證最壞工作條件邏輯門的驅(qū)動能力要與標(biāo)準(zhǔn)反相器的特性相同，pMOS管和nMOS管的尺寸應(yīng)如何選取？6.3MOS管的串并聯(lián)特性第六章CMOS邏輯門電路晶體管尺寸的設(shè)計考慮各種輸入情況下上拉管和下拉管的等效導(dǎo)電因子，如下圖所示。（a）當(dāng)A,B=1,1時，下拉管的等效導(dǎo)電因子Keffn

=K′n/2。（b）當(dāng)A,B=0,0時，上拉管的等效導(dǎo)電因子Keffp

=2K′p

。（c）當(dāng)A,B=1,0或0,1時，上拉管的等效導(dǎo)電因子Keffp

=K′p。6.3MOS管的串并聯(lián)特性第六章CMOS邏輯門電路晶體管尺寸的設(shè)計綜合以上情況，在最壞的工作條件，即（a）、（c）時，應(yīng)使因?yàn)橛钟捎诠士傻糜捎谕ǔＷ罱K可得6.3MOS管的串并聯(lián)特性第六章CMOS邏輯門電路晶體管尺寸的設(shè)計例2、考慮相同參數(shù)條件下二輸入或非門的晶體管尺寸設(shè)計，如左圖所示考慮各種輸入情況下上拉管和下拉管的等效導(dǎo)電因子，如圖所示。（a）A,B=0,0時，上拉管的等效導(dǎo)電因子Keffp

=K′p/2。（b）A,B=1,1時，下拉管的等效導(dǎo)電因子Keffn

=2K′n

。（c）A,B=1,0或0,1時，下拉管的等效導(dǎo)電因子Keffn

=K′n。6.3MOS管的串并聯(lián)特性第六章CMOS邏輯門電路晶體管尺寸的設(shè)計綜合以上情況，在最壞的工作條件，即（a）、（c）時，應(yīng)使因?yàn)橛钟捎诠士傻糜捎谕ǔＷ罱K可得6.4CMOS靜態(tài)邏輯門的功耗第六章CMOS邏輯門電路功耗組成CLVddVDD0tV1.當(dāng)輸入信號為0時：輸出保持1不變，沒有電荷轉(zhuǎn)移3.當(dāng)輸入信號從0－>1(發(fā)生跳變)時：輸出從“1”轉(zhuǎn)變?yōu)椤?”,有電荷轉(zhuǎn)移012.當(dāng)輸入信號為VDD時：輸出保持0不變，沒有電荷轉(zhuǎn)移動態(tài)功耗靜態(tài)功耗6.4CMOS靜態(tài)邏輯門的功耗第六章CMOS邏輯門電路功耗組成：靜態(tài)功耗在輸入為0或1（VDD)時，兩個MOS管中總是一個截止一個導(dǎo)通，因此沒有從VDD到VSS的直流通路，也沒有電流流入柵極，因此其靜態(tài)電流和功耗幾乎為0對于深亞微米器件，存在泄漏電流Ileakage隨著特征尺寸的減小，泄漏電流功耗變得不可忽視，減小泄漏電流功耗是目前的研究熱點(diǎn)之一。6.4CMOS靜態(tài)邏輯門的功耗第六章CMOS邏輯門電路功耗組成：靜態(tài)功耗亞閾值漏電流源極(S)漏極(D)柵極(G)VGVDIDVT降低，Isub增大但VT增加，速度減慢折中由少數(shù)載流子的擴(kuò)散引起，類似雙極晶體管反向偏置二極管漏電流6.4CMOS靜態(tài)邏輯門的功耗第六章CMOS邏輯門電路功耗組成：動態(tài)功耗1.短路電流功耗：在輸入從0到1或者從1到0瞬變過程中，NMOS管和PMOS管都處于導(dǎo)通狀態(tài)，此時存在一個窄的從VDD到VSS的電流脈沖，由此引起的功耗叫短路電流功耗。2.瞬態(tài)功耗：在電路開關(guān)動作時，對輸出端負(fù)載電容進(jìn)行充放電引起的功耗。6.4CMOS靜態(tài)邏輯門的功耗第六章CMOS邏輯門電路功耗組成：動態(tài)功耗短路電流功耗VinVoutCLVdd瞬態(tài)功耗E=1/2CLVDD2每次翻轉(zhuǎn)消耗的能量EPdyn=E*f=CLVDD2f為減小功耗需要減小CL

,VDD

和f（平均轉(zhuǎn)換頻率）動態(tài)（翻轉(zhuǎn)）的能量和功耗：與驅(qū)動器件的電阻無關(guān)6.4CMOS靜態(tài)邏輯門的功耗第六章CMOS邏輯門電路降低動態(tài)功耗減小功耗需要減小CL

,VDD

和f集成電路的發(fā)展趨勢之一：電源電壓VDD越來越低！動態(tài)功耗PD短路電流功耗瞬態(tài)功耗（電容充放電功耗）PD=E*f=CLVDD2f

最有效的方法？VDD6.4CMOS靜態(tài)邏輯門的功耗第六章CMOS邏輯門電路降低動態(tài)功耗方案一：降低電源電壓功耗減小速度變慢折中多電源電壓電路對于電路中的非關(guān)鍵通路采用較低的電源電壓供電以減小功耗，而對于關(guān)鍵通路則采用較高的電源電壓供電以保證速度。6.4CMOS靜態(tài)邏輯門的功耗第六章CMOS邏輯門電路降低動態(tài)功耗方案二：降低開關(guān)活動性方案三：減小實(shí)際電容對于一個電路來說，在電路的某一時刻往往會存在若干不必要的邏輯門的翻轉(zhuǎn)，即它們的翻轉(zhuǎn)對電路的輸出不做任何貢獻(xiàn)。針對具體的設(shè)計，通過采取一定的方法減小邏輯門的翻轉(zhuǎn)次數(shù)是通過降低開關(guān)活動性來降低動態(tài)功耗的應(yīng)用。設(shè)計電路時盡量減小電路的門數(shù)以降低功耗，這種方法既可以降低動態(tài)功耗，也可以降低靜態(tài)功耗。思維方法：多個技術(shù)指標(biāo)的折中考慮6.4CMOS靜態(tài)邏輯門的功耗第六章CMOS邏輯門電路降低靜態(tài)功耗亞閾值漏電功耗減小速度變慢折中多閾值CMOS技術(shù)當(dāng)電路處于正常工作狀態(tài)時，睡眠晶體管導(dǎo)通，工作時的電路速度取決于邏輯電路中的低VT晶體管；當(dāng)電路處于待機(jī)工作狀態(tài)時，睡眠晶體管截止，此時的泄漏電流由高VT的睡眠晶體管決定方案：提高閾值電壓6.5CMOS靜態(tài)邏輯門的延遲第六章CMOS邏輯門電路延遲時間的估算方法反向器的延遲設(shè)輸入為階躍信號，則Vout上升(或下降）到0.5VDD時，對應(yīng)RN、RP為等效電阻CL為負(fù)載電容6.5CMOS靜態(tài)邏輯門的延遲第六章CMOS邏輯門電路延遲時間的估算方法與非門的延遲（1）一個pMOS晶體管導(dǎo)通時，對應(yīng)的tpLH為0.69CLRP。（2）兩個pMOS晶體管導(dǎo)通時，對應(yīng)的tpLH為0.69CL(RP/2)。（3）兩個nMOS晶體管導(dǎo)通時，對應(yīng)的tpHL為0.69CL(2RN)。一般只關(guān)注最壞的情況6.5CMOS靜態(tài)邏輯門的延遲第六章CMOS邏輯門電路延遲時間的估算方法等效電阻的估算當(dāng)晶體管的VDS和VGS為VDD時對應(yīng)的電阻為R0，則一般取晶體管的平均電阻為0.75R0。負(fù)載電容的估算總負(fù)載電容自身電容連線電容扇出電容6.5CMOS靜態(tài)邏輯門的延遲第六章CMOS邏輯門電路延遲時間的估算方法負(fù)載電容的估算自身電容連線電容扇出電容與輸出端相連的本級電路電容：N管和P管的漏端電容之和后級門的輸入而引起的本級門的電容短線可忽略，長線需考慮6.5CMOS靜態(tài)邏輯門的延遲第六章CMOS邏輯門電路延遲時間的估算方法下面以常見的幾種邏輯門為例來進(jìn)行延遲時間的估算，下面的例子基于以下假設(shè)。（1）所有邏輯門的扇出數(shù)都為1，即后級負(fù)載所帶的同類門數(shù)為1個。（2）忽略連線電容。（3）所有晶體管的柵長取最小尺寸，并設(shè)其為1μm。（4）pMOS和nMOS器件的工藝參數(shù)如下：單位溝道寬度的柵極電容為CG,n，單位溝道寬度的漏極擴(kuò)散電容為CD,n，VDS均和VGS為VDD時對應(yīng)的單位溝道寬度電阻為R0例3、如圖所示的反相器，求輸入信號VIN到輸出信號VOUT的延遲時間，圖6.32中所標(biāo)尺寸為晶體管的柵寬，單位為μm。6.5CMOS靜態(tài)邏輯門的延遲第六章CMOS邏輯門電路延遲時間的估算方法例3、如圖所示的反相器，求輸入信號VIN到輸出信號VOUT的延遲時間，圖中所標(biāo)尺寸為晶體管的柵寬，單位為μm。VOUT處的負(fù)載電容為因此其時間常數(shù)為式中，τ0為反相器自身電容導(dǎo)致的延遲時間（此處用時間常數(shù)表示），Cinv為標(biāo)準(zhǔn)反相器的柵極電容（設(shè)標(biāo)準(zhǔn)反相器中pMOS晶體管的尺寸為nMOS晶體管尺寸的2倍）。6.5CMOS靜態(tài)邏輯門的延遲第六章CMOS邏輯門電路延遲時間的估算方法例4、如圖所示的與非門，求輸入信號VIN到輸出信號VOUT的延遲時間，圖中所標(biāo)尺寸為晶體管的柵寬，單位為μm。VOUT處的負(fù)載電容為因此其時間常數(shù)為6.5CMOS靜態(tài)邏輯門的延遲第六章CMOS邏輯門電路延遲時間的估算方法例5、如圖所示的與非門，求輸入信號VIN到輸出信號VOUT的延遲時間，圖中所標(biāo)尺寸為晶體管的柵寬，單位為μm。VOUT處的負(fù)載電容為因此其時間常數(shù)為6.5CMOS靜態(tài)邏輯門的延遲第六章CMOS邏輯門電路延遲時間的估算方法反相器與非門與非門等效電阻相同電容比反相器大4/3倍輸入電容相同電阻比反相器大4/3倍6.5CMOS靜態(tài)邏輯門的延遲第六章CMOS邏輯門電路延遲時間的估算方法τint為自身延遲時間反相器的τint為τ0，n輸入邏輯門為nτ0后級負(fù)載延遲時間：0.75CinvR0:FO=1時，反相器的延遲時間f:FanoutLE:LogicalEffort（邏輯因子）6.5CMOS靜態(tài)邏輯門的延遲第六章CMOS邏輯門電路延遲時間的估算方法若扇出數(shù)f

=

1：（a）（c）（b）EDA設(shè)計工具根據(jù)所施加的約束不同，同樣的邏輯功能綜合出來的門級電路則不同八輸入與非門6.5CMOS靜態(tài)邏輯門的延遲第六章CMOS邏輯門電路緩沖器最優(yōu)化設(shè)計在電路設(shè)計時，經(jīng)常會遇到帶大電容負(fù)載的情況，如例6。例6、如圖所示，大電容負(fù)載下，信號延時很長6.5CMOS靜態(tài)邏輯門的延遲第六章CMOS邏輯門電路緩沖器最優(yōu)化設(shè)計τ=0.75RC減小R增大自身C增加前級延時電路中有若干個類似反相器這樣的單元，不能僅考慮本級的延遲，要在不影響其他電路延遲的基礎(chǔ)上進(jìn)行優(yōu)化，就如個人和集體的關(guān)系！增加緩沖器可以縮短延遲時間6.5CMOS靜態(tài)邏輯門的延遲第六章CMOS邏輯門電路緩沖器最優(yōu)化設(shè)計過多的緩沖器反而使延遲時間增大，也會帶來額外的面積和功耗在前面，緩沖器尺寸3倍3倍地成段增大，接下來改變緩沖器級數(shù)和尺寸，計算其延遲時間6.6功耗和延遲的折中第六章CMOS邏輯門電路功耗延遲折中需要一種衡量標(biāo)準(zhǔn)功耗延遲積（PowerDelayProduct，PDP）式中，Pavg是門的平均功耗，tp是門的平均傳輸延遲。只考慮門的主要功耗來源，可得到存在局限性，不含時序信息，即無法表現(xiàn)出延遲6.6功耗和延遲的折中第六章CMOS邏輯門電路因此定義另一種衡量標(biāo)準(zhǔn)，即用延遲乘以PDP，叫能量延遲積（EnergyDelayProduct，EDP）前面已經(jīng)得到了PDP的等式，下面給出tp的估算表達(dá)式。因?yàn)樗钥傻脦肭笆娇傻玫?.7傳輸門邏輯電路第六章CMOS邏輯門電路輸入信號可以從柵極、源極、漏極輸入使用傳輸門構(gòu)成傳輸門邏輯基本的傳輸門6.7傳輸門邏輯電路第六章CMOS邏輯門電路基本的傳輸門NMOS傳輸門不能正確傳輸高電平為了恢復(fù)全振幅，輸出端增加電荷保持電路。6.7傳輸門邏輯電路第六章CMOS邏輯門電路基本的傳輸門PMOS傳輸門不能正確傳輸?shù)碗娖紺MOS靜態(tài)邏輯門中為什么要用負(fù)邏輯？采用正邏輯會有什么問題CMOS傳輸門高電平低電平都可以正確傳輸?shù)请娐芬?guī)模增大6.7傳輸門邏輯電路第六章CMOS邏輯門電路常見的傳輸門邏輯電路傳輸門邏輯電路舉例二選一多路開關(guān)（nMOS傳輸門）二選一多路開關(guān)（CMOS傳輸門）四選一多路開關(guān)（CMOS傳輸門）6.7傳輸門邏輯電路第六章CMOS邏輯門電路常見的傳輸門邏輯電路傳輸門邏輯電路舉例ABO000011101110二輸入異或門二輸入同或門A0BO0010101001116.7傳輸門邏輯電路第六章CMOS邏輯門電路常見的傳輸門邏輯電路傳輸門邏輯特點(diǎn)特點(diǎn)一：傳輸門邏輯電路由兩個控制信號相反的傳輸門并聯(lián)構(gòu)成，相同的電路結(jié)構(gòu)，在輸入信號不同時，可構(gòu)成不同的邏輯功能。6.7傳輸門邏輯電路第六章CMOS邏輯門電路常見的傳輸門邏輯電路傳輸門邏輯特點(diǎn)特點(diǎn)二：當(dāng)傳輸門級聯(lián)時，隨著段數(shù)的增加，其傳輸延遲變大，需要在傳輸門邏輯電路中插入反相器以提高其驅(qū)動能力，通常其級聯(lián)段數(shù)控制在4以內(nèi)。將晶體管等效為電阻時利用Elmore近似公式可以求出節(jié)點(diǎn)i的時間常數(shù)為

Di=C1R1+C2(R1+R2)+…+Ci(R1+R2+…+Ri)6.7傳輸門邏輯電路第六章CMOS邏輯門電路傳輸門邏輯電路設(shè)計方法基于BDD的自動邏輯生成01101001aaaaaaaabbbbbbcccaaaa（BinaryDecisionDigram）f6.7傳輸門邏輯電路第六章CMOS邏輯門電路傳輸門邏輯電路設(shè)計方法yzA1A2BCXXXyzABCXX縮減規(guī)則1當(dāng)兩個節(jié)點(diǎn)的傳輸?shù)较乱患壒?jié)點(diǎn)的傳輸路徑完全相同時,兩個節(jié)點(diǎn)可以縮減為1個yXXy縮減規(guī)則2當(dāng)1節(jié)點(diǎn)的所有傳輸路徑都?xì)w結(jié)到同一個下一級節(jié)點(diǎn)時,這個節(jié)點(diǎn)可以省略.X6.7傳輸門邏輯電路第六章CMOS邏輯門電路傳輸門邏輯電路設(shè)計方法01101001aaaaaaaabbbbbbcccaaaaf6.7傳輸門邏輯電路第六章CMOS邏輯門電路傳輸門邏輯電路設(shè)計方法10aaaaaaaabbbbbbcccaaaaaa合并f10aaaabbbbbcccaabf6.7傳輸門邏輯電路第六章CMOS邏輯門電路傳輸門邏輯電路設(shè)計方法10aaaabbbbbcccaabfVddVssaaaabbbbbcccaabf映射MOS管X支路到VddX支路到Vss傳輸變量XX支路到VssX支路到Vdd傳輸變量XabbbbbcccaabfabCbfCbbaaaa6.7傳輸門邏輯電路第六章CMOS邏輯門電路傳輸門邏輯電路設(shè)計方法練習(xí)：采用BDD方法生成基于傳輸門的異或邏輯F=A⊕B。6.7傳輸門邏輯電路第六章CMOS邏輯門電路傳輸門邏輯電路設(shè)計方法舉例ABO0000111011100110BBbbAaabb10BBbAabbba6.7傳輸門邏輯電路第六章CMOS邏輯門電路傳輸門邏輯電路設(shè)計方法舉例(續(xù))Oabb10Oab10BBbAabbbaaabbb6.7傳輸門邏輯電路第六章CMOS邏輯門電路傳輸門邏輯電路設(shè)計方法舉例(續(xù))Oabb10Oab10BBbAabbbaaabbb6.8動態(tài)邏輯電路第六章CMOS邏輯門電路基本動態(tài)邏輯電路的工作原理邏輯部分由輸出低電平的NMOS網(wǎng)組成輸出信號與電源之間插入了柵控制極為時鐘信號的PMOS,NMOS網(wǎng)與地之間插入了柵控制極為時鐘信號的NMOS預(yù)充管求值管時鐘信號邏輯部分動態(tài)邏輯電路輸出高低電平時靠電容的電荷保持機(jī)理維持高電平。6.8動態(tài)邏輯電路第六章CMOS邏輯門電路基本動態(tài)邏輯電路的工作原理2NOR2NAND典型CMOS動態(tài)邏輯電路結(jié)構(gòu)6.8動態(tài)邏輯電路第六章CMOS邏輯門電路基本動態(tài)邏輯電路的工作原理時鐘脈沖為低電平時圖(b)：MP管導(dǎo)通，MN管截止，輸出為VDD時鐘脈沖為高電平時圖(a)：MP管截止，MN管導(dǎo)通，輸出為所定邏輯6.8動態(tài)邏輯電路第六章CMOS邏輯門電路基本動態(tài)邏輯電路的工作原理與n網(wǎng)CMOS動態(tài)邏輯電路不同的是p網(wǎng)CMOS動態(tài)邏輯電路中的預(yù)充管為Mn，取值管為Mp時鐘脈沖為高電平時：MP管截止，MN管導(dǎo)通，輸出為GND時鐘脈沖為低電平時：MP管導(dǎo)通，MN管截止，輸出為所定邏輯p網(wǎng)CMOS動態(tài)邏輯電路pMOS晶體管的導(dǎo)電能力比nMOS晶體管差，所以通常采用速度比較快的n網(wǎng)邏輯來實(shí)現(xiàn)動態(tài)邏輯電路6.8動態(tài)邏輯電路第六章CMOS邏輯門電路CMOS動態(tài)邏輯電路的優(yōu)缺點(diǎn)動態(tài)邏輯電路靜態(tài)邏輯電路2NOR2NAND節(jié)省面積，輸入電容減半只使用開關(guān)速度比較高速的NMOS，速度更快，常用于高速電路靜態(tài)功耗小，晶體管數(shù)目少，功耗比靜態(tài)邏輯電路更低優(yōu)點(diǎn)6.8動態(tài)邏輯電路第六章CMOS邏輯門電路CMOS動態(tài)邏輯電路的優(yōu)缺點(diǎn)在邏輯取值階段，只允許一次放電存在時間制約，對于單一時鐘：在第1級反相器的輸出邏輯被正確取值之前，已被預(yù)充電至VDD的輸出端會使下一級反相器的輸出端發(fā)生放電缺點(diǎn)不改進(jìn)CMOS動態(tài)邏輯電路結(jié)構(gòu)，是不能直接使用的6.8動態(tài)邏輯電路第六章CMOS邏輯門電路多米諾邏輯邏輯鏈長要求取值時間長，但太長存在漏電!一級一級跳變像多米諾骨牌!6.8動態(tài)邏輯電路第六章CMOS邏輯門電路多米諾邏輯增加電荷保持電路!6.8動態(tài)邏輯電路第六章CMOS邏輯門電路多米諾邏輯n-p型多米諾邏輯省去了反相器!在評估階段：對PDN網(wǎng)只允許有0

1跳變對PUN網(wǎng)只允許有1

0跳變6.8動態(tài)邏輯電路第六章CMOS邏輯門電路多米諾邏輯n-p型多米諾邏輯6.8動態(tài)邏輯電路第六章CMOS邏輯門電路存在的問題及解決方法電荷泄露解決方法：限制最小工作頻率增加電荷保持電路6.8動態(tài)邏輯電路第六章CMOS邏輯門電路存在的問題及解決方法電荷共享解決方法：限制最小工作頻率增加電荷保持電路6.8動態(tài)邏輯電路第六章CMOS邏輯門電路存在的問題及解決方法電荷共享解決方法：增大CC/CD的比值對中間節(jié)點(diǎn)也進(jìn)行預(yù)充電或輸出端設(shè)計電荷保持電路當(dāng)MA導(dǎo)通，MB截止時，電容CD會共享電容CC的電荷導(dǎo)致輸出電壓VC從VDD降至[CC/(CC+CD)]VDD6.8動態(tài)邏輯電路第六章CMOS邏輯門電路存在的問題及解決方法時鐘饋通解決方法：增加輸出負(fù)載降低時鐘的變化速度變化速度過快的時鐘信號通過電容耦合到輸出上，使得輸出信號產(chǎn)生誤差6.8動態(tài)邏輯電路第六章CMOS邏輯門電路存在的問題及解決方法體效應(yīng)解決方法：信號排序，越先到的信號輸入越靠近地的MOS管，提前將中間電位放電，減小體效應(yīng)由于nMOS管B、C、D的源極與地不直接相連導(dǎo)致存在襯偏效應(yīng)，使得MOS管導(dǎo)通速度不同，導(dǎo)致電路速度變慢本章小結(jié)1．CMOS靜態(tài)邏輯門由互補(bǔ)的nMOS、pMOS開關(guān)網(wǎng)絡(luò)串聯(lián)構(gòu)成，晶體管數(shù)量為輸入信號數(shù)量的2倍。2．在CMOS靜態(tài)邏輯門中，當(dāng)邏輯關(guān)系式為“與”時，nMOS晶體管串聯(lián)，pMOS晶體管并聯(lián)。當(dāng)邏輯關(guān)系式為“或”時，nMOS晶體管并聯(lián)，pMOS晶體管串聯(lián)。改變尺寸可調(diào)整邏輯閾值或速度。3．實(shí)現(xiàn)組合邏輯可以采用CMOS靜態(tài)邏輯門、傳輸門邏輯電路和動態(tài)邏輯電路這三種結(jié)構(gòu)。CMOS靜態(tài)邏輯門具有好的噪聲容限、完善的自動化設(shè)計工具，因此是最常用的一種通用型邏輯設(shè)計方式。但對于大扇入的復(fù)合邏輯門，會導(dǎo)致面積和性能的退化。傳輸門邏輯電路則在一些如多路選擇器、以異或門為主的邏輯（如加法器）等特定的電路中具有明顯的優(yōu)勢。動態(tài)邏輯電路在實(shí)現(xiàn)高速電路方面具有優(yōu)勢，但具有電荷泄漏、電荷分配等效應(yīng)，設(shè)計時需考慮。第六章CMOS邏輯門電路下一章節(jié)知識導(dǎo)圖復(fù)習(xí)先修知識點(diǎn)，預(yù)習(xí)基礎(chǔ)知識點(diǎn)CMOS數(shù)字集成電路原理與分析第七章CMOS邏輯功能部件第六章

內(nèi)容概述調(diào)整邏輯關(guān)系式，使得輸出為負(fù)邏輯邏輯關(guān)系為與時，nMOS串聯(lián)、nMOS并聯(lián)邏輯關(guān)系為或時，nMOS并聯(lián)、pMOS串聯(lián)改變尺寸可調(diào)整輸入閾值或速度CMOS靜態(tài)組合邏輯設(shè)計準(zhǔn)則晶體管串并聯(lián)的導(dǎo)電因子串聯(lián)并聯(lián)傳輸門邏輯：同或、異或及選擇器動態(tài)邏輯電路：高速電路晶體管尺寸設(shè)計上拉網(wǎng)最壞情況導(dǎo)電因子上拉網(wǎng)最壞情況導(dǎo)電因子相等CMOS靜態(tài)邏輯的功耗1.靜態(tài)功耗：柵極漏電流、漏極反偏pn結(jié)漏電流及亞閾值電流引起。2.動態(tài)功耗：短路電流和瞬態(tài)電路。CMOS靜態(tài)邏輯門的延遲采用多閾值，降低電源電壓降低電源電壓，減小工作頻率第7章CMOS邏輯功能部件010205算數(shù)邏輯單元和移位器二進(jìn)制譯碼器02要點(diǎn)內(nèi)容多路開關(guān)要點(diǎn)內(nèi)容04乘法器要點(diǎn)內(nèi)容要點(diǎn)內(nèi)容0103要點(diǎn)內(nèi)容二進(jìn)制加法器和進(jìn)位鏈7.1多路開關(guān)第7章CMOS邏輯功能部件多路開關(guān)也叫數(shù)據(jù)選擇器或多路選擇器，它可以在控制信號的作用下從多個數(shù)據(jù)通道中選擇某一路到輸出端。K0K1Y00D001D110D211D3晶體管級怎么實(shí)現(xiàn)？1bit多路開關(guān)K0、K1取反需要兩個反相器共34個晶體管7.1多路開關(guān)第7章CMOS邏輯功能部件1.基于邏輯門的電路實(shí)現(xiàn)2.CMOS組合邏輯規(guī)則構(gòu)建的晶體管級的電路實(shí)現(xiàn)4個3輸入與門、1個4輸入或非門、1個反相器構(gòu)成K0、K1取反需要兩個反相器，共46個晶體管從集成電路的角度，還應(yīng)該要完成哪些設(shè)計呢？MOS晶體管的具體尺寸上拉網(wǎng)和下拉網(wǎng)的最壞情況4個p管串聯(lián)，3個n管串聯(lián)Kp/4=Kn/3Wp=(4mn/3mp)Wn分析速度，功耗版圖1bit多路開關(guān)7.1多路開關(guān)第7章CMOS邏輯功能部件K0K1Y00D001D110D211D33.基于傳輸門邏輯的多路開關(guān)在實(shí)際應(yīng)用中，多路開關(guān)多采用傳輸門邏輯實(shí)現(xiàn)1bit多路開關(guān)結(jié)構(gòu)簡單、速度功耗具有優(yōu)勢K1K0Y[3:0]00D0[3:0]01D1[3:0]10D2[3:0]11D3[3:0]K0,1D0[3:0]D1[3:0]D2[3:0]D3[3:0]Y[3:0]D0[3:0]D1[3:0]D2[3:0]D3[3:0]Y[3:0]7.1多路開關(guān)第7章CMOS邏輯功能部件多路數(shù)據(jù)選擇2026/1/18多路數(shù)據(jù)選擇應(yīng)用實(shí)例溫度傳感器濕度傳感器壓力傳感器7.1多路開關(guān)第7章CMOS邏輯功能部件多路數(shù)據(jù)選擇7.2二進(jìn)制譯碼器第7章CMOS邏輯功能部件二進(jìn)制譯碼器是實(shí)現(xiàn)代碼轉(zhuǎn)換的核心組件，它能夠?qū)⒍M(jìn)制碼“翻譯”成對應(yīng)的輸出信號，被廣泛應(yīng)用于計算機(jī)、通信系統(tǒng)等領(lǐng)域。nbit輸入信號譯碼器2n輸出狀態(tài)輸入（3bit)輸出（8bit）A0A1A2Y0Y1Y2Y3Y4Y5Y6Y700010000000001010000000100010000001100010000100000010001010000010011000000010111000000013-8譯碼器7.2二進(jìn)制譯碼器第7章CMOS邏輯功能部件二進(jìn)制譯碼器在實(shí)際應(yīng)用中發(fā)揮著重要作用。在計算機(jī)的存儲器系統(tǒng)中，二進(jìn)制譯碼器用于選擇存儲單元，根據(jù)地址信號可準(zhǔn)確找到對應(yīng)的存儲單元并進(jìn)行數(shù)據(jù)讀/寫；在數(shù)字顯示系統(tǒng)中，二進(jìn)制譯碼器將二進(jìn)制碼轉(zhuǎn)換為可驅(qū)動數(shù)碼管顯示的信號，以實(shí)現(xiàn)數(shù)字的直觀顯示。7.3二進(jìn)制加法器和進(jìn)位鏈第7章CMOS邏輯功能部件二進(jìn)制加法半加(HalfAdder，HA)2個加數(shù)相加產(chǎn)生和值和進(jìn)位輸出2個加數(shù)及進(jìn)位信號相加產(chǎn)生和值和進(jìn)位輸出全加（FullAdder，F(xiàn)A）二進(jìn)制加法的基礎(chǔ)運(yùn)算單元輸入信號輸出信號ABSCo0000011010101101二進(jìn)制半加運(yùn)算輸入信號輸出信號ABCiSCo0000000110010100110110010101011100111111二進(jìn)制全加運(yùn)算S=A⊕B

Co=AB

7.3二進(jìn)制加法器和進(jìn)位鏈第7章CMOS邏輯功能部件一位全加器電路設(shè)計和值S計算電路ABCoSCiFulladder進(jìn)位計算電路和值計算與進(jìn)位計算模塊的輸入相同是否有共用電路？7.3二進(jìn)制加法器和進(jìn)位鏈第7章CMOS邏輯功能部件一位全加器電路設(shè)計1bit晶體管級全加器電路依據(jù)靜態(tài)CMOS組合邏輯設(shè)計規(guī)則“和值”計算中包含與“進(jìn)位產(chǎn)生”計算“進(jìn)位產(chǎn)生”共享全加器進(jìn)位計算1.互補(bǔ)靜態(tài)CMOS全加器共用連接Ci(關(guān)鍵路徑)的管子盡量靠近輸出端和值計算7.3二進(jìn)制加法器和進(jìn)位鏈第7章CMOS邏輯功能部件一位全加器電路設(shè)計2.鏡像CMOS全加器上拉網(wǎng)優(yōu)化后全加器（鏡像全加器）7.3二進(jìn)制加法器和進(jìn)位鏈第7章CMOS邏輯功能部件一位全加器電路設(shè)計3.傳輸門加法器G=ABP=進(jìn)位產(chǎn)生信號進(jìn)位傳輸信號進(jìn)位取消信號7.3二進(jìn)制加法器和進(jìn)位鏈第7章CMOS邏輯功能部件一位全加器電路設(shè)計傳輸門加法器晶體管級電路7.3二進(jìn)制加法器和進(jìn)位鏈第7章CMOS邏輯功能部件一位全加器電路設(shè)計4．曼徹斯特進(jìn)位鏈加法器P為1，G和D均為0，Ci被傳輸至CoG有效時，Mp導(dǎo)通，Mn截止，進(jìn)位輸出信號被上拉為邏輯1。D有效時，Mp截止，Mn導(dǎo)通，進(jìn)位輸出信號被下拉為邏輯0。7.3二進(jìn)制加法器和進(jìn)位鏈第7章CMOS邏輯功能部件多位加法器電路設(shè)計1．行波進(jìn)位加法器tadder=(n-1)tcarry+tsum結(jié)論:1.逐位進(jìn)位加法器的傳播延時與n成線性關(guān)系2.優(yōu)化逐位進(jìn)位加法器的全加器單元時，優(yōu)化“進(jìn)位延時”比“和延時”重要。7.3二進(jìn)制加法器和進(jìn)位鏈第7章CMOS邏輯功能部件多位加法器電路設(shè)計輸入信號和值輸出ABCiS0000100110010100110110010101011100111110輸入信號進(jìn)位輸出ABCiCo00001001010100101110100011011011010111107.3二進(jìn)制加法器和進(jìn)位鏈第7章CMOS邏輯功能部件多位加法器電路設(shè)計正負(fù)補(bǔ)償型行波進(jìn)位4位加法器行波進(jìn)位加法器優(yōu)化目標(biāo):使進(jìn)位通路延遲最小利用加法器的反相特性消除進(jìn)位鏈上的反相器奇數(shù)單元偶數(shù)單元奇數(shù)單元偶數(shù)單元采用正負(fù)補(bǔ)償型行波進(jìn)位結(jié)構(gòu)，nbit加法器的進(jìn)位延遲減少了n-1個反相器的延遲。7.3二進(jìn)制加法器和進(jìn)位鏈第7章CMOS邏輯功能部件多位加法器電路設(shè)計2.四位曼徹斯特進(jìn)位鏈加法器進(jìn)位輸出信號由動態(tài)曼徹斯特進(jìn)位電路產(chǎn)生G=ABP=和值輸出信號由傳輸門加法器產(chǎn)生7.3二進(jìn)制加法器和進(jìn)位鏈第7章CMOS邏輯功能部件多位加法器電路設(shè)計3.進(jìn)位旁路加法器進(jìn)位傳輸信號Pk、進(jìn)位產(chǎn)生信號Gk以及進(jìn)位輸入信號Cik

來生成對應(yīng)各位的進(jìn)位輸出信號進(jìn)位鏈傳輸最壞情況：P0P1P2P3=1,進(jìn)位輸入信號Ci0=1，該信號會沿著整個加法器鏈完成傳輸將P0P1P2P3作為多路開關(guān)的控制信號，當(dāng)其值為1時，進(jìn)位輸入信號Ci0通過旁路開關(guān)送至進(jìn)位輸出信號Co3，改善最壞情況時的進(jìn)位信號傳輸延遲。7.3二進(jìn)制加法器和進(jìn)位鏈第7章CMOS邏輯功能部件多位加法器電路設(shè)計n位進(jìn)位旁路加法器結(jié)構(gòu)n/m個等長的旁路級每一級含m位tadder=tsetup+mtcarry+(n/m-1)tbypass+(m-1)tcarry+tsumtsetup：進(jìn)位產(chǎn)生信號和進(jìn)位傳輸信號所需要的固定時間tcarry：一位進(jìn)位輸出信號的延遲tbypass：通過一級旁路多路開關(guān)的傳輸延遲tsum：產(chǎn)生最后一級“和”所需要的延遲4~8位以內(nèi)，采用行波進(jìn)位加法器超過4~8位，采用進(jìn)位旁路加法器7.3二進(jìn)制加法器和進(jìn)位鏈第7章CMOS邏輯功能部件多位加法器電路設(shè)計4.超前進(jìn)位加法器行波進(jìn)位加法器和進(jìn)位旁路加法器逐級進(jìn)位問題位數(shù)增大加法器速度降低Coi

=

Gi

+

PiCi(i-1)第i級進(jìn)位輸出信號：Cii為第i級的進(jìn)位輸入信號，來源于前一級的進(jìn)位輸出，所以有Cii=Co(i-1)Coi

=Gi

+PiCo(i-1)第0級：Co0=G0+P0Ci0（Ci0為加法器的初始輸入進(jìn)位，通常為0）第1級：Co1=G1+P1Co0=G1+P1G0+P1P0Ci0第2級：Co2=G2+P2Co1=G2+P2G1+P2P1G0+P2P1P0Ci0第i級：Coi=Gi+PiCo(i-1)=Gi+PiGi-1+PiPi-1Gi-2+…+PiPi-1Pi-2…P0Ci0第n-1級：Co(n-1)=Gn-1+Pn-1Co(n-2)=Gn-1+Pn-1Gn-2+Pn-1Pn-2Gn-3+…+Pn-1Pn-2…P0Ci0直接寫出所有進(jìn)位與輸入信號的關(guān)系任何一位的進(jìn)位輸出只由本級和前級的輸入信號組成而不必等待逐級傳輸Si

=

Co(i-1)⊕Ai⊕Bi

=

Co(i-1)⊕Pi7.3二進(jìn)制加法器和進(jìn)位鏈第7章CMOS邏輯功能部件多位加法器電路設(shè)計Si

=

Co(i-1)⊕Ai⊕Bi

=

Co(i-1)⊕Pi4位超前進(jìn)位加法器隨著加法器位數(shù)的增大，這種超前進(jìn)位加法器所需門的尺寸顯然會增大到難以實(shí)現(xiàn)，因此，超前進(jìn)位加法器的級數(shù)通常不超過4級，若位數(shù)較大，則在每4級之間采用行波進(jìn)位加法器結(jié)構(gòu)。7.4算數(shù)邏輯單元和移位器第7章CMOS邏輯功能部件算數(shù)邏輯單元算術(shù)邏輯單元（ArithmeticLogicUnit，ALU）既能進(jìn)行算術(shù)運(yùn)算，又能進(jìn)行邏輯運(yùn)算的單元基于傳輸門邏輯的算數(shù)邏輯單元7.4算數(shù)邏輯單元和移位器第7章CMOS邏輯功能部件移位器b7b6b5b4b3b2b1b00b7b6b5b4b3b2b1右移1位b6b5b4b3b2b1b00左移1位0110111000110111右移1位11011100左移1位十進(jìn)制1102205522一位可編程移位器隨著移位位數(shù)的增大，電路復(fù)雜度增大7.4算數(shù)邏輯單元和移位器第7章CMOS邏輯功能部件移位器1.桶形移位器行數(shù)代表字長列數(shù)代表最大的可移位數(shù)1.信號只需要通過一個傳輸門，傳播延時為常數(shù)2.面積主要被布線通道占據(jù)特點(diǎn)：7.4算數(shù)邏輯單元和移位器第7章CMOS邏輯功能部件移位器桶式移位器版圖7.4算數(shù)邏輯單元和移位器第7章CMOS邏輯功能部件移位器2.對數(shù)移位器移位數(shù)控制為2i，設(shè)最大移位寬度為M位，則移位級數(shù)為log2M，速度也取決于log2M7.4算數(shù)邏輯單元和移位器第7章CMOS邏輯功能部件移位器2.對數(shù)移位器7.5乘法器第7章CMOS邏輯功能部件二進(jìn)制乘法器運(yùn)算基礎(chǔ)兩個無符號二進(jìn)制數(shù)X（M位）與Y（N位）的乘法操作可表示為：x+部分積被乘數(shù)乘數(shù)結(jié)果1010101010101010101110011100000001010101011手工計算二進(jìn)制乘法的例子直接按公式順序執(zhí)行，需依次完成N次部分積生成與累加操作，導(dǎo)致總延遲較大7.5乘法器第7章CMOS邏輯功能部件二進(jìn)制乘法器的電路實(shí)現(xiàn)1．移位累加乘法器重復(fù)使用一組加法器和移位寄存器來實(shí)現(xiàn)部分積的累加x+部分積被乘數(shù)乘數(shù)結(jié)果X3X2

X1X0

X3Y0

X2Y0

X1Y0

X0Y0

Y3Y2

Y1Y0

X3Y1

X2Y1

X1Y1

X0Y1

X3Y2

X2Y2

X1Y2

X0Y2

X3Y3

X2Y3

X1Y3

X0Y3

部分積產(chǎn)生電路(i=0~3)X3Y0

X2Y0

X1Y0

X0Y0

i=0i=1X3Y1

X2Y1

X1Y1

X0Y1

X3Y2

X2Y2

X1Y2

X0Y2

i=2X3Y3

X2Y3

X1Y3

X0Y3

i=2Y0部分積Y1部分積Y2部分積Y3部分積將部分積XkYi分用Pkj表述P30P20P10P00

P31P21P11P01

P32P22P12P02

P33P23P13P03

4bit累加(i=0~1)7.5乘法器第7章CMOS邏輯功能部件二進(jìn)制乘法器的電路實(shí)現(xiàn)移位累加乘法器也可以采用一個M位加法器和一個(M+N)位的移位寄存器就實(shí)現(xiàn)。開始時移位寄存器將Y存儲在低N位，高M(jìn)位全部置0來完成初始化。每一步，如果Y相對應(yīng)的位為1，則將X和移位寄存器中高M(jìn)位相加，如果Y對應(yīng)的位為0，則無需相加或者說將0和高M(jìn)位相加。加完后將移位寄存器向右移位且最高位補(bǔ)加法器的進(jìn)位信號。結(jié)構(gòu)簡單，需要多步累加7.5乘法器第7章CMOS邏輯功能部件二進(jìn)制乘法器的電路實(shí)現(xiàn)2．并行陣列乘法器tm?=[(M?1)+(N?2)]tcarry+(N?1)tsum+tand關(guān)鍵路徑7.5乘法器第7章CMOS邏輯功能部件二進(jìn)制乘法器的電路實(shí)現(xiàn)3．保留進(jìn)位乘法器tm?=(N?1)tcarry?+tand?+tmerge7.5乘法器第7章CMOS邏輯功能部件二進(jìn)制乘法器的電路實(shí)現(xiàn)4．樹形乘法器傳輸延遲等于2026/1/18有效低電平輸出Vin輸入低電平有效范圍0VIL有效高電平輸出Vout輸入高電平有效范圍VIHVDD過渡區(qū)VOHVOL噪聲噪聲幅值＋VOL<VIL噪聲幅值<VIL-VOL高電平噪聲噪聲幅值＋VIH<VOH噪聲幅值<VOH-VIH低電平NMH=VOH-VIHNMH=VOH-VIH高噪聲容限低噪聲容限5.2CMOS反相器的靜態(tài)特性CMOS反相器的噪聲容限第5章CMOS反相器低噪聲容限NML的物理含義輸入低電平信號在疊加噪聲的情況下，仍能保證反相器穩(wěn)定輸出高電平的最大噪聲電壓容忍能力。高噪聲容限NMH的物理含義輸入高電平信號在疊加噪聲的情況下，仍能保證反相器穩(wěn)定輸出低電平的最大噪聲電壓容忍能力。116本章小結(jié)第3章CMOS集成電路制造工藝1．多路開關(guān)可靈活地用于數(shù)據(jù)選擇、多通道數(shù)據(jù)傳輸?shù)?，是一種應(yīng)用廣泛的功能部件。采用傳輸門邏輯實(shí)現(xiàn)多路開關(guān)具有突出優(yōu)勢。2．譯碼器作為代碼轉(zhuǎn)換的核心組件，其功能是將二進(jìn)制輸入信號“翻譯”為對應(yīng)的輸出信號。3.二進(jìn)制加法器是數(shù)字運(yùn)算基礎(chǔ)單元。一位加法器分為半加器和全加器。多位加法器通過進(jìn)位鏈拓?fù)淇蓪?shí)現(xiàn)位間關(guān)聯(lián)，典型結(jié)構(gòu)包括行波進(jìn)位（逐級傳輸）、超前進(jìn)位（并行預(yù)測）及混合架構(gòu)4.

ALU作為可重構(gòu)運(yùn)算電路的核心模塊，其本質(zhì)是通過控制信號動態(tài)配置硬件資源來實(shí)現(xiàn)多運(yùn)算功能集成。移位器實(shí)現(xiàn)數(shù)據(jù)移位操作，分為桶形移位器與對數(shù)移位器5.乘法器的核心運(yùn)算流程由部分積生成與累加兩個階段構(gòu)成，其架構(gòu)演進(jìn)聚焦于累加策略的優(yōu)化。下一章節(jié)知識導(dǎo)圖復(fù)習(xí)先修知識點(diǎn)，預(yù)習(xí)基礎(chǔ)知識點(diǎn)CMOS數(shù)字集成電路原理與分析第八章時序邏輯電路第七章

內(nèi)容概述多路選擇器譯碼器算數(shù)邏輯單元加法器移位器乘法器以上功能運(yùn)算的組合，可以實(shí)現(xiàn)任意復(fù)雜運(yùn)算如何讓計算有序？第8章時序邏輯電路0206帶復(fù)位信號的D觸發(fā)器電平敏感鎖存器02要點(diǎn)內(nèi)容電壓信號的存儲機(jī)理要點(diǎn)內(nèi)容05D觸發(fā)器的應(yīng)用要點(diǎn)內(nèi)容要點(diǎn)內(nèi)容0103要點(diǎn)內(nèi)容邊沿敏感觸發(fā)器04要點(diǎn)內(nèi)容集成電路中的時鐘8.1電壓信號的存儲機(jī)理第8章

時序邏輯電路組合邏輯電路OutputsInputs輸出直接與輸入的某種邏輯組合相關(guān)組合邏輯電路基本邏輯電路的組合可以實(shí)現(xiàn)任意復(fù)雜的邏輯和算數(shù)運(yùn)算如何實(shí)現(xiàn)可以根據(jù)應(yīng)用需求有序工作的電路系統(tǒng)？控制的概念輸出不僅與當(dāng)前輸入，而且與前一個輸出相關(guān)時序邏輯電路通過控制

邏輯電路有序工作8.1電壓信號的存儲機(jī)理第8章

時序邏輯電路8.1.1基于正反饋的靜態(tài)存儲雙穩(wěn)態(tài)電路兩個反相器環(huán)接，可以形成正反饋電路，能夠起到保持?jǐn)?shù)據(jù)作用，實(shí)現(xiàn)信息的記憶8.1電壓信號的存儲機(jī)理第8章

時序邏輯電路8.1.2基于電荷保持的動態(tài)存儲采用nMOS開關(guān)傳輸高電平有閾值損失采用CMOS開關(guān)可正確傳輸高低電平導(dǎo)通期間傳輸?shù)男畔⑼ㄟ^電容電荷保持機(jī)制被保留，形成動態(tài)存儲單元。與靜態(tài)存儲依賴正反饋保持狀態(tài)不同，動態(tài)存儲的電荷會因結(jié)漏電流（約pA級）逐漸流失，導(dǎo)致存儲電壓隨時間衰減（典型保持時間在ms量級），因此需周期性刷新操作以恢復(fù)電荷量。8.2電平敏感鎖存器第8章

時序邏輯電路8.2.1SR靜態(tài)鎖存器基于或非邏輯的SR鎖存器基于與非邏輯的SR鎖存器SR=00，保持SR=11，禁止?fàn)顟B(tài)SR=11，保持SR=00，禁止?fàn)顟B(tài)8.2電平敏感鎖存器第8章

時序邏輯電路SR靜態(tài)鎖存器的應(yīng)用按鍵去抖、狀態(tài)保持等場景中具有重要應(yīng)用價值8.2.1SR靜態(tài)鎖存器8.2電平敏感鎖存器第8章

時序邏輯電路8.2.2時鐘控制SR靜態(tài)鎖存器當(dāng)CLK=“1”時，SR靜態(tài)鎖存器工作當(dāng)CLK=“0”時，輸出保持CLKSRQ狀態(tài)0xxQ保持100Q保持11010置位10101復(fù)位11100禁止8.2電平敏感鎖存器第8章

時序邏輯電路8.2.3靜態(tài)D鎖存器時鐘信號位高電平時，輸出等于輸入時鐘信號為低電平時，輸出保持。時鐘信號位低電平時，輸出等于輸入時鐘信號為高電平時，輸出保持。8.2電平敏感鎖存器8.2.3靜態(tài)D鎖存器1．基于CMOS鐘控SR鎖存器的正D鎖存器SRCLK=0，S、R均為0，虛線內(nèi)SR鎖存器輸出狀態(tài)為保持CLK=1,，S=D，R=D，虛線內(nèi)SR鎖存器輸出狀態(tài)為D。CLK=1，S、R均為1，虛線內(nèi)SR鎖存器輸出狀態(tài)為保持CLK=0，S=D，R=D，虛線內(nèi)SR鎖存器輸出狀態(tài)為D。SR正鎖存負(fù)鎖存第8章

時序邏輯電路8.2電平敏感鎖存器2．CMOS選擇器型D鎖存器是否有更簡單的電路結(jié)構(gòu)？選擇器用什么結(jié)構(gòu)更簡單？傳輸門結(jié)構(gòu)第8章

時序邏輯電路8.2.3靜態(tài)D鎖存器8.2電平敏感鎖存器2．基于傳輸門的D鎖存器CLK為高電平，CMOS開關(guān)I導(dǎo)通，開關(guān)II截止x011001CLK為低電平，CMOS開關(guān)I截止，開關(guān)II導(dǎo)通xCMOS傳輸門D鎖存器nMOS傳輸門D鎖存器討論為什么說傳輸門鎖存器是半靜態(tài)鎖存器？請從功耗、速度、抗噪聲能力方面討論兩種結(jié)構(gòu)D鎖存器的優(yōu)缺點(diǎn)。第8章

時序邏輯電路8.2.3靜態(tài)D鎖存器8.2電平敏感鎖存器在靜態(tài)、半靜態(tài)鎖存器中，信息的保持是靠交叉耦合反相器的正反饋機(jī)理實(shí)現(xiàn)的，因此使用的晶體管相對較多。用動態(tài)存儲機(jī)理也可以非常簡單地實(shí)現(xiàn)D鎖存器。動態(tài)D鎖存器的信息是靠電容上的電荷保持的，由于存在漏電流等，因此會發(fā)生電荷泄漏，嚴(yán)重時會發(fā)生信息丟失，所以需要動態(tài)刷新。第8章

時序邏輯電路8.2.4動態(tài)D鎖存器8.3邊沿敏感觸發(fā)器D鎖存器是典型的電平敏感電路，根據(jù)電平值，電路分別處于透明和保持工作狀態(tài)。在時序電路中更多地需要應(yīng)用邊沿敏感的D觸發(fā)器。觸發(fā)器只在時鐘上升沿的時刻關(guān)注輸入D，并將這個值傳給輸出Q。而在其他時刻，無論輸入D如何變化，對Q都沒有影響。8.3.1D觸發(fā)器的重要參數(shù)第8章

時序邏輯電路8.3邊沿敏感觸發(fā)器建立時間（tsetup）：時鐘邊沿（如上升沿）到達(dá)前，輸入數(shù)據(jù)D需要保持穩(wěn)定不變的最短時間。保持時間（thold）：時鐘邊沿（如上升沿）到達(dá)后，輸入數(shù)據(jù)D需要繼續(xù)保持不變的最短時間。傳輸延遲（tc-q）:時鐘邊沿（如上升沿）到達(dá)后，輸入數(shù)據(jù)D經(jīng)過主從鎖存器傳輸并在輸出Q達(dá)到穩(wěn)定值所需的最長時間。第8章

時序邏輯電路8.3.1D觸發(fā)器的重要參數(shù)8.3邊沿敏感觸發(fā)器8.3.2主從結(jié)構(gòu)D觸發(fā)器D采樣Data1時鐘為低電平，負(fù)電平鎖存器I采樣，正電平鎖存器II保持保持時鐘為高電平，負(fù)電平鎖存器I保持，正電平鎖存器II采用保持采樣Data1采樣Data2保持保持采樣Data2保持采樣Data3保持采樣Data3保持采樣Data4保持采樣Data4Data5保持采樣ClkDQ如何實(shí)現(xiàn)？邊沿觸發(fā)主鎖存器負(fù)鎖存器第8章

時序邏輯電路8.3邊沿敏感觸發(fā)器1．傳輸門多路開關(guān)型D觸發(fā)器主鎖存從鎖存CLKD10CLKQM01負(fù)電平鎖存正電平鎖存1.時鐘低電平，主鎖存中的T1導(dǎo)通，T2截止，數(shù)據(jù)D經(jīng)過I1、T1、I3傳輸至QM；此時，從鎖存保持前一個狀態(tài)的數(shù)據(jù)。2.時鐘低電平，主鎖存中的T1截止，T2導(dǎo)通，I3、I2形成正反饋通路，主鎖存保持QM，隔斷輸入信號。從鎖存T3導(dǎo)通，T4截止，將QM傳輸至輸出Q。效果上，時鐘信號從低變高時，輸入信號傳輸至Q。第8章

時序邏輯電路8.3.2主從結(jié)構(gòu)D觸發(fā)器8.3邊沿敏感觸發(fā)器主鎖存從鎖存1）.建立時間tsetup時鐘邊沿（如上升沿）到來時，是什么信號傳遞到輸出Q？QMtsetup=3×tpd_inv+

tpd_tx0.21ns0.20ns建立時間的模擬正確采集錯誤采集1.在時鐘邊沿到來時，D必須正確傳遞到QM建立時間2.建立時間的大小取決于主鎖存器數(shù)據(jù)傳輸

通路的延遲時間。第8章

時序邏輯電路8.3.2主從結(jié)構(gòu)D觸發(fā)器8.3邊沿敏感觸發(fā)器主鎖存從鎖存2）.保持時間thold）時鐘邊沿（如上升沿）到來后，輸入信號需要保持多長時間？不同結(jié)構(gòu)觸發(fā)器的保持時間不同大于0,等于0,小于0,第8章

時序邏輯電路8.3.2主從結(jié)構(gòu)D觸發(fā)器8.3邊沿敏感觸發(fā)器主鎖存從鎖存3）.傳輸延遲tc-q）時鐘邊沿（如上升沿）到來后，輸入信號需要多長時間可以傳輸至輸出？tc-q=tpd_tx＋tpd_inv取決于從鎖存器的數(shù)據(jù)傳輸路徑第8章

時序邏輯電路8.3.2主從結(jié)構(gòu)D觸發(fā)器8.3邊沿敏感觸發(fā)器主鎖存從鎖存問題討論主鎖存器從鎖存器采樣保持保持采樣CLK控制狀態(tài)轉(zhuǎn)換同時轉(zhuǎn)換正負(fù)時鐘反相，相位相同1-1重疊電路中開關(guān)T1-T4同時導(dǎo)通功能紊亂0-0重疊電路中開關(guān)T1-T4同時截止數(shù)據(jù)動態(tài)保持第8章

時序邏輯電路8.3.2主從結(jié)構(gòu)D觸發(fā)器8.3邊沿敏感觸發(fā)器偽靜態(tài)兩相位D觸發(fā)器不交疊時鐘產(chǎn)生電路不交疊時鐘波形CLKABCLK1CLK2第8章

時序邏輯電路8.3.2主從結(jié)構(gòu)D觸發(fā)器8.3邊沿敏感觸發(fā)器2．C2MOS觸發(fā)器三態(tài)反相器C2MOS主從上升沿動態(tài)D觸發(fā)器（1）CLK=“0”：M3、M4導(dǎo)通，此時，X=；M7、M8關(guān)斷，輸出為高阻抗模式，Q保持前一狀態(tài)存儲在輸出電容CL2上的值。（2）CLK=“1”：M3、M4關(guān)斷，M7、M8導(dǎo)通，從鎖存器工作在反相傳輸狀態(tài)。存儲在CL1上的值經(jīng)過從鎖存器傳輸?shù)捷敵龉?jié)點(diǎn)，輸出節(jié)點(diǎn)Q的值為D。第8章

時序邏輯電路8.3.2主從結(jié)構(gòu)D觸發(fā)器8.3邊沿敏感觸發(fā)器對時鐘重疊不敏感D觸發(fā)器第8章

時序邏輯電路8.3.2主從結(jié)構(gòu)D觸發(fā)器8.3邊沿敏感觸發(fā)器2．基于三態(tài)反相器的選擇器型D觸發(fā)器現(xiàn)代集成電路設(shè)計中主從式D觸發(fā)器的標(biāo)準(zhǔn)實(shí)現(xiàn)方案第8章

時序邏輯電路8.3.2主從結(jié)構(gòu)D觸發(fā)器8.3邊沿敏感觸發(fā)器8.3.3脈沖觸發(fā)型D觸發(fā)器優(yōu)點(diǎn)：晶體管數(shù)目少，時鐘負(fù)載小缺點(diǎn)：設(shè)計驗(yàn)證復(fù)雜常用于高性能處理器中建立時間:0維持時間:脈沖寬度延遲時間:2個反相器第8章

時序邏輯電路8.4帶復(fù)位信號的D觸發(fā)器8.4.1同步復(fù)位D觸發(fā)器同步復(fù)位D觸發(fā)器多了一個低電平復(fù)位端子RN第8章

時序邏輯電路8.4帶復(fù)位信號的D觸發(fā)器8.4.2異步復(fù)位D觸發(fā)器第8章

時序邏輯電路8.5D觸發(fā)器的應(yīng)用8.5.1計數(shù)器1．異步計數(shù)器（AsynchronousCounter）實(shí)線連接為降計數(shù)虛線連接為升計數(shù)DCLKQClkDQQ[0]、Q[1]

、Q[2]

、Q[3]分別輸出即為分頻Q[3：0]合并輸出即為計數(shù)器第8章

時序邏輯電路8.5D觸發(fā)器的應(yīng)用8.5.1計數(shù)器1．同步計數(shù)器（AsynchronousCounter）Q[1]的更新由Q[1]與Q[0]的異或（半加器和信號S1）決定，同時生成進(jìn)位C1=Q[1]·Q[0]；Q[2]的更新由Q[2]與C1的異或（半加器和信號S2）決定，同時生成新的進(jìn)位C2=Q[2]·C1；Q[3]的更新由Q[3]與C2的異或（半加器和信號S3）決定。第8章

時序邏輯電路8.5D觸發(fā)器的應(yīng)用8.5.2信號同步與脈寬整形第8章

時序邏輯電路8.5D觸發(fā)器的應(yīng)用8.5.2信號同步與脈寬整形第8章

時序邏輯電路8.5D觸發(fā)器的應(yīng)用8.5.3串并/并串轉(zhuǎn)換電路1．串并轉(zhuǎn)換電路第8章

時序邏輯電路8.5D觸發(fā)器的應(yīng)用8.5.3串并/并串轉(zhuǎn)換電路2．并串轉(zhuǎn)換電路第8章

時序邏輯電路當(dāng)Load信號為1時，MUX選擇并行輸入通道，允許D[3:0]數(shù)據(jù)在時鐘上升沿同步寫入所有觸發(fā)器；當(dāng)Load為0時，MUX切換至移位模式，觸發(fā)器間形成級聯(lián)鏈路，時鐘每觸發(fā)一次數(shù)據(jù)右移一位，最終通過末級觸發(fā)器輸出端Q以串行方式釋放數(shù)據(jù)，完成并行到串行的轉(zhuǎn)換。8.5D觸發(fā)器的應(yīng)用8.5.4時序電路的時序約束第8章

時序邏輯電路1．時序電路的時鐘周期CLKD1Q1D2tsetuptholdt1t1tc-qtlogictsetupt2TT≥

tc-q+tlogic-max+tsetup8.5D觸發(fā)器的應(yīng)用8.5.4時序電路的時序約束第8章

時序邏輯電路8.5D觸發(fā)器的應(yīng)用8.5.4時序電路的時序約束第8章

時序邏輯電路2 問題討論：T≥

tc-q+tlogic-max+tsetup同一傳輸路徑因輸入信號不同而產(chǎn)生的傳輸延遲差異兩級觸發(fā)器間多路徑傳輸?shù)膫鬏斞舆t差異不同層級路徑間的傳輸延遲差異三類傳輸延遲差異8.5D觸發(fā)器的應(yīng)用8.5.4時序電路的時序約束第8章

時序邏輯電路2．時序電路的維持時間CLKD1Q1D2tsetuptholdt1t1tc-qtlogict1時刻，時鐘上升沿到來，對于D2來說采集的應(yīng)該是原有的數(shù)據(jù)，由于信號D1經(jīng)過DDF1和LOGIC快速傳到D2，使得D2信號不滿足保持時間thold。thold≤tc-q-cd+tlogic-cd8.5D觸發(fā)器的應(yīng)用8.5.4時序電路的時序約束第8章

時序邏輯電路由于D3不滿足保持時間，所以VOUT1采集錯誤8.6集成電路中的時鐘8.6.1時鐘信號第8章

時序邏輯電路芯片設(shè)計時，全局時鐘（GlobalClock）由PLL輸出端定義，從時鐘源節(jié)點(diǎn)出發(fā)，經(jīng)樹狀分級網(wǎng)絡(luò)傳輸至各級時序邏輯單元，其傳輸特性表現(xiàn)為三重極限參數(shù)：具有最大的扇出負(fù)載（需驅(qū)動全芯片時鐘節(jié)點(diǎn)）、最嚴(yán)苛的互連要求（需補(bǔ)償長距離傳輸延遲）以及最長的傳輸距離。8.6集成電路中的時鐘8.6.2時鐘樹參數(shù)第8章

時序邏輯電路1．時鐘延遲時鐘源延遲（SourceLatency）與時鐘網(wǎng)絡(luò)延遲（NetworkLatency）2．時鐘偏差時鐘偏差（Skew）是衡量時鐘樹性能的關(guān)鍵指標(biāo)跨時鐘域時鐘偏差全局時鐘偏差本地時鐘偏差8.6集成電路中的時鐘8.6.3時鐘轉(zhuǎn)換時間第8章

時序邏輯電路161本章小結(jié)第3章CMOS集成電路制造工藝1．時序邏輯電路的核心單元是電平敏感鎖存器，根據(jù)其數(shù)據(jù)保持機(jī)制的不同，可分為兩類：采用雙穩(wěn)態(tài)結(jié)構(gòu)的靜態(tài)鎖存器和依賴電容電荷保持的動態(tài)鎖存器。2．互補(bǔ)鎖存器級聯(lián)可構(gòu)成主從結(jié)構(gòu)的邊沿D觸發(fā)器。D觸發(fā)器的建立時間由主鎖存器的延遲時間決定，傳輸延遲由從鎖存器的延遲決定。3.

D觸發(fā)器的核心特性是其輸出狀態(tài)嚴(yán)格同步于時鐘邊沿觸發(fā)，輸出信號持續(xù)時間與時鐘周期保持整數(shù)倍關(guān)系?；谶@種確定性時序特征，其典型應(yīng)用場景包括：構(gòu)建計數(shù)器、實(shí)現(xiàn)多時鐘域信號同步、執(zhí)行數(shù)字脈寬整形以及設(shè)計串并轉(zhuǎn)換接口4.集成電路的時鐘系統(tǒng)通常采用外部晶體振蕩器與片內(nèi)鎖相環(huán)（PLL）的混合架構(gòu)生成基準(zhǔn)時鐘，通過多級緩沖的時鐘樹網(wǎng)絡(luò)進(jìn)行全局分發(fā)。下一章節(jié)知識導(dǎo)圖復(fù)習(xí)先修知識點(diǎn)，預(yù)習(xí)基礎(chǔ)知識點(diǎn)CMOS數(shù)字集成電路原理與分析第九章半導(dǎo)體存儲器知識回顧一般的數(shù)字電路系統(tǒng)存儲器邏輯運(yùn)算控制電路輸入輸出數(shù)據(jù)通路時序電路邏輯運(yùn)算第九章半導(dǎo)體存儲器010204非揮發(fā)性只讀存儲器02要點(diǎn)內(nèi)容半導(dǎo)體存儲器的概述要點(diǎn)內(nèi)容01存儲器外圍電路要點(diǎn)內(nèi)容0503要點(diǎn)內(nèi)容要點(diǎn)內(nèi)容06揮發(fā)性讀/寫存儲器要點(diǎn)內(nèi)容非揮發(fā)性讀/寫存儲器新型非揮發(fā)性存儲器存儲器的基本概念1.什么叫存儲器？2.存儲器的用途？3.存儲器是如何存儲信息的？能夠存儲信息能夠根據(jù)要求寫入或讀出信息存