2025年高職集成電路設(shè)計(jì)與應(yīng)用(芯片設(shè)計(jì)基礎(chǔ))下學(xué)期期末測試卷及答案一、單項(xiàng)選擇題（每題2分，共20分）1.在CMOS反相器直流特性曲線中，當(dāng)輸入電壓VIN等于閾值電壓VTH時，輸出電壓VO最接近下列哪一值？A.0VB.VDD/2C.VDDD.2VDD答案：B解析：CMOS反相器在VIN=VTH時，PMOS與NMOS同時導(dǎo)通，形成最大短路電流，輸出處于高增益區(qū)，VO≈VDD/2。2.若某65nm工藝下NMOS管溝道長度L=60nm，寬長比W/L=2，閾值電壓VTH=0.35V，當(dāng)VGS=1.0V、VDS=0.8V時，其工作區(qū)為A.截止區(qū)B.線性區(qū)C.飽和區(qū)D.亞閾值區(qū)答案：C解析：VDS>VGS–VTH=0.65V，滿足飽和區(qū)條件。3.在數(shù)字標(biāo)準(zhǔn)單元庫中，用于修復(fù)holdtime違例的最有效物理級手段是A.增大電源電壓B.插入延遲緩沖器（DelayBuffer）C.減小時鐘樹插入延遲D.提高工作溫度答案：B解析：Hold違例源于數(shù)據(jù)過快，插入緩沖器可延長數(shù)據(jù)路徑延遲，且?guī)缀醪挥绊憰r鐘。4.下列關(guān)于Verilog非阻塞賦值的描述，正確的是A.立即更新變量值B.可用于組合邏輯建模C.在同一always塊內(nèi)與阻塞賦值混用無風(fēng)險(xiǎn)D.在時序邏輯中可消除競爭冒險(xiǎn)答案：D解析：非阻塞賦值在仿真調(diào)度隊(duì)列末端更新，可消除時序塊內(nèi)競爭，適用于同步邏輯。5.在芯片布局階段，出現(xiàn)“CongestionHotspot”時，首先應(yīng)查看的指標(biāo)是A.總功耗B.單元面積C.GRC（GlobalRoutingCell）溢出密度D.時鐘偏移答案：C解析：GRC溢出密度直接反映布線資源供需矛盾，是擁堵的直接度量。6.對于采用DFT掃描鏈設(shè)計(jì)的電路，測試覆蓋率主要受限于A.掃描鏈長度B.非掃描觸發(fā)器比例C.時鐘門控單元結(jié)構(gòu)D.掃描使能信號布線層答案：B解析：非掃描FF無法被掃描鏈控制，導(dǎo)致不可測邏輯增加。7.在65nm以下工藝中，導(dǎo)致NMOS閾值電壓滾降（Rolloff）的主要物理效應(yīng)是A.短溝道效應(yīng)（SCE）B.窄溝道效應(yīng)C.漏致勢壘降低（DIBL）D.熱載流子注入答案：C解析：DIBL使源端勢壘被漏端電場壓低，表觀VTH下降。8.若某芯片動態(tài)功耗為Pdyn，當(dāng)供電電壓降低10%，頻率降低10%，則新功耗約為A.0.9PdynB.0.81PdynC.0.729PdynD.0.6Pdyn答案：C解析：P∝V2f，(0.9)2×0.9=0.729。9.在時鐘樹綜合（CTS）階段，首要目標(biāo)是A.最小化總線長B.最小化時鐘偏移（Skew）C.最小化插入延遲D.最小化功耗答案：B解析：Skew直接影響建立保持時間，是CTS首要優(yōu)化目標(biāo)。10.下列關(guān)于SRAM讀擾動（ReadDisturb）的描述，錯誤的是A.由位線電壓下拉不足引起B(yǎng).可通過提高單元β比緩解C.與存儲節(jié)點(diǎn)電容無關(guān)D.可能破壞數(shù)據(jù)答案：C解析：節(jié)點(diǎn)電容越大，擾動電壓越小，故讀擾動與電容密切相關(guān)。二、多項(xiàng)選擇題（每題3分，共15分，多選少選均不得分）11.下列哪些技術(shù)可有效抑制亞閾值泄漏？A.多閾值工藝（MultiVt）B.電源門控（PowerGating）C.堆棧效應(yīng)（StackEffect）D.體偏置（BodyBias）E.提高溫度答案：ABCD解析：升溫會增大亞閾值泄漏，其余均可抑制。12.關(guān)于時鐘門控（ClockGating）單元，正確的有A.通常由鎖存器+與門構(gòu)成B.可降低動態(tài)功耗C.可能引起毛刺D.對掃描測試無影響E.需要滿足setup/hold檢查答案：ABCE解析：掃描測試需繞過門控，故D錯誤。13.在物理驗(yàn)證階段，以下哪些檢查屬于LVS范疇？A.器件參數(shù)提取B.網(wǎng)表同構(gòu)比較C.密度規(guī)則檢查D.端口對應(yīng)驗(yàn)證E.短路開路定位答案：ABDE解析：密度規(guī)則屬于DRC，非LVS。14.下列哪些因素會增大時鐘樹插入延遲？A.時鐘門控深度增加B.使用高層金屬布線C.緩沖器級數(shù)增多D.時鐘網(wǎng)絡(luò)采用HtreeE.負(fù)載電容增大答案：ACE解析：高層金屬電阻小，Htree結(jié)構(gòu)對稱，均有利于降低延遲。15.關(guān)于FinFET相比平面CMOS的優(yōu)勢，正確的有A.抑制短溝道效應(yīng)B.降低亞閾值擺幅C.減小柵極漏電流D.提高封裝密度E.降低工藝成本答案：ABC解析：FinFET工藝步驟更多，成本更高；密度提升有限。三、判斷改錯題（每題2分，共10分，先判斷對錯，再改正錯誤部分）16.在CMOS傳輸門中，PMOS與NMOS的柵極接相同控制信號即可實(shí)現(xiàn)雙向低阻導(dǎo)通。判斷：×改正：PMOS與NMOS柵極需接互補(bǔ)信號，否則無法同時強(qiáng)導(dǎo)通。17.動態(tài)功耗與負(fù)載電容成正比，與信號翻轉(zhuǎn)率無關(guān)。判斷：×改正：動態(tài)功耗亦與翻轉(zhuǎn)率α成正比，Pdyn=αCV2f。18.金屬層數(shù)越多，布線擁堵必然降低。判斷：×改正：金屬層增多可緩解擁堵，但受限于通孔資源及設(shè)計(jì)規(guī)則，非必然降低。19.對于同步FIFO，讀寫指針采用格雷碼編碼可消除亞穩(wěn)態(tài)。判斷：×改正：格雷碼僅降低多位翻轉(zhuǎn)概率，不能消除亞穩(wěn)態(tài)；需配合雙觸發(fā)器同步器。20.在芯片級EM簽核中，平均電流密度是判斷金屬線是否失效的唯一指標(biāo)。判斷：×改正：需同時評估平均、RMS及峰值電流密度，并考慮焦耳熱與Blech長度效應(yīng)。四、簡答題（每題6分，共30分）21.簡述短溝道效應(yīng)（SCE）對CMOS器件閾值電壓VTH的影響機(jī)理，并給出兩種抑制方法。答案：SCE導(dǎo)致源漏耗盡區(qū)電荷共享，柵控能力下降，表觀VTH降低。抑制方法：1.增加溝道摻雜濃度，提高體效應(yīng)；2.采用超淺結(jié)或Halo/Pocket注入，增強(qiáng)柵對溝道電荷控制；3.使用FinFET或SOI結(jié)構(gòu)，降低耗盡區(qū)電荷共享。22.解釋“假路徑（FalsePath）”與“多周期路徑（MultiCyclePath）”在靜態(tài)時序分析中的區(qū)別，并說明如何約束。答案：假路徑為邏輯無法激活的時序路徑，如MUX選擇信號互斥，需set_false_path移除；多周期路徑為數(shù)據(jù)需多個周期到達(dá)的路徑，如慢速握手，需set_multicycle_path2，放寬建立檢查，同時保持檢查需相應(yīng)調(diào)整。23.列出芯片設(shè)計(jì)流程中“邏輯綜合”階段的三項(xiàng)主要輸入與三項(xiàng)主要輸出。答案：輸入：RTL代碼、工藝庫(.lib)、約束文件(SDC)；輸出：門級網(wǎng)表(.v)、綜合報(bào)告(時序/面積/功耗)、約束文件（用于布局布線）。24.說明SRAM寫輔助（WriteAssist）技術(shù)的原理，并給出兩種實(shí)現(xiàn)方案。答案：寫輔助通過臨時降低單元穩(wěn)定性，提高寫裕量。方案：1.負(fù)位線（NegativeBitLine），寫“0”時BL瞬間負(fù)壓，增強(qiáng)下拉；2.浮置VSS（FloatingVSS），寫時單元虛擬地抬高，削弱上拉PFET，降低翻轉(zhuǎn)閾值。25.描述時鐘門控單元在掃描測試模式下的處理原則，并給出一種可掃描門控結(jié)構(gòu)。答案：測試模式需強(qiáng)制打開時鐘門控，保證掃描鏈移位。結(jié)構(gòu)：在鎖存器前加OR門，測試使能信號SE=1時，強(qiáng)制時鐘使能為1，繞過功能門控；同時保持鎖存器輸出穩(wěn)定，避免毛刺。五、計(jì)算題（共25分）26.（8分）某64bit加法器采用動態(tài)邏輯，負(fù)載電容C=800fF，VDD=0.9V，翻轉(zhuǎn)率α=0.4，頻率f=2GHz，求動態(tài)功耗；若電壓降至0.75V，頻率降至1.5GHz，求新功耗并計(jì)算節(jié)能比例。解：P1=αCV2f=0.4×800×10?1?×0.92×2×10?=0.5184WP2=0.4×800×10?1?×0.752×1.5×10?=0.27W節(jié)能比例=(0.5184–0.27)/0.5184≈47.9%答案：0.5184W；0.27W；節(jié)能47.9%。27.（9分）如圖NMOS傳輸門驅(qū)動后級反相器，已知：VDD=1.0V，VTHn=0.35V，負(fù)載電容CL=50fF，輸入階躍0→1.0V，傳輸門導(dǎo)通電阻Ron=2kΩ，反相器閾值Vinv=0.5V，求輸出從0V升至0.5V所需延遲tPLH（按一階RC近似）。解：一階RC充電：Vout(t)=VDD(1–e^(–t/τ))，τ=RonCL=2×103×50×10?1?=100ps令Vout=0.5V=0.5×VDD，解得t=τln2≈69.3ps答案：tPLH≈69ps。28.（8分）某芯片金屬線長2mm，寬0.1μm，厚度0.2μm，電阻率ρ=2.2×10??Ω·m，通以平均電流Iavg=8mA，電流密度閾值Jmax=2×101?A/m2，判斷是否滿足EM規(guī)則；若不足，求最小需加寬至多少μm。解：截面積A=0.1×0.2×10?12=2×10?1?m2J=Iavg/A=8×10?3/(2×10?1?)=4×1011A/m2>Jmax，不滿足令J≤Jmax，A≥8×10?3/(2×101?)=4×10?13m2寬度w≥A/thickness=4×10?13/(0.2×10??)=2μm答案：不滿足，需加寬至2μm。六、綜合設(shè)計(jì)題（共30分）29.設(shè)計(jì)一個8bit逐次逼近型ADC（SARADC）的數(shù)字控制邏輯，要求：（1）給出RTL級Verilog代碼（10分）（2）說明時鐘域劃分與同步策略（5分）（3）估算采樣速率與功耗關(guān)系，并提出一種低功耗優(yōu)化（5分）（4）給出DFT掃描測試方案（5分）（5）列出物理實(shí)現(xiàn)時需關(guān)注的五項(xiàng)關(guān)鍵約束（5分）答案：（1）```verilogmodulesar_adc_ctrl(parameterWIDTH=8)(inputwireclk,inputwirerst_n,inputwiresoc,//startofconversioninputwirecomp,//comparatoroutputoutputreg[WIDTH1:0]dac_data,outputregeoc);reg[WIDTH1:0]shift;reg[4:0]cnt;wirebusy=|cnt;always@(posedgeclkornegedgerst_n)beginif(!rst_n)begincnt<=0;shift<=0;dac_data<=0;eoc<=0;endelsebegineoc<=0;if(soc&&!busy)begincnt<=WIDTH;shift<=8'b10000000;dac_data<=0;endelseif(cnt)beginif(comp)dac_data<=dac_data|shift;shift<=shift>>1;cnt<=cnt1;if(cnt==1)eoc<=1;endendendendmodule```（2）時鐘域劃分：ADC核心邏輯單時鐘域；采樣保持開關(guān)由同步使能信號經(jīng)雙觸發(fā)器同步至模擬域，避免亞穩(wěn)態(tài)。（3）采樣速率fS=1/(N+1)×fCLK，N=8，fCLK=20MH