2025年(微電子設(shè)計(jì))微電子設(shè)計(jì)實(shí)務(wù)試題及答案一、單選題（每題2分，共20分。每題只有一個(gè)正確答案，錯(cuò)選、多選均不得分）1.在28nmCMOS工藝中，若柵氧厚度tox=1.2nm，介電常數(shù)εr=3.9，則單位面積柵氧電容Cox最接近A.1.2fF/μm2B.2.9fF/μm2C.17.2fF/μm2D.34.5fF/μm2答案：C解析：Cox=ε0εr/tox=8.854×10?12×3.9/(1.2×10??)=28.8mF/m2=28.8fF/mm2=17.2fF/μm2（1mm2=10?μm2）。2.某差分放大器輸入共模范圍0.3V~1.0V，電源電壓1.8V，若采用NMOS輸入對(duì)管，則其閾值電壓Vt需滿足A.Vt<0.3VB.0.3V<Vt<0.9VC.Vt>0.9VD.與Vt無關(guān)答案：B解析：輸入對(duì)管需在整個(gè)共模范圍內(nèi)保持飽和，故VGS>Vt且VDS>VGSVt；最低輸入0.3V時(shí)，VGS=0.3V，要求Vt<0.3V；但最高輸入1.0V時(shí)，VDS=1.81.0=0.8V，需0.8>1.0Vt?Vt>0.2V。綜合得0.2V<Vt<0.3V，選項(xiàng)B區(qū)間包含該范圍。3.在65nm節(jié)點(diǎn)，金屬層M1最小線寬60nm，若采用雙重圖形技術(shù)（DPT），則M1最小pitch為A.60nmB.90nmC.120nmD.180nm答案：B解析：DPT將原單層光刻拆成兩次，每次曝光pitch放寬1.5倍，故最小pitch=60×1.5=90nm。4.某SRAM單元在0.5V、25℃下讀靜態(tài)噪聲容限（RSNM）為82mV，若溫度升高至85℃，則RSNM約A.增大15mVB.增大5mVC.減小5mVD.減小15mV答案：D解析：溫度↑→Vt↓→單元比β比↓→RSNM↓，經(jīng)驗(yàn)系數(shù)約0.2mV/℃，ΔT=60℃?ΔRSNM≈12mV，最接近D。5.在FinFET結(jié)構(gòu)中，若fin高度Hfin=25nm，fin寬度Wfin=6nm，等效氧化層厚度EOT=0.9nm，則每μm溝長(zhǎng)總有效柵寬Weff為A.0.18μmB.0.37μmC.0.74μmD.1.48μm答案：C解析：Weff=2Hfin+Wfin=2×25+6=56nm每fin；每μm溝長(zhǎng)可排1000/（6+6）=83.3fin；總Weff=83.3×56nm≈4.66μm，但題目問“每μm溝長(zhǎng)”，即單fin對(duì)應(yīng)Weff=56nm=0.056μm，乘以2面=0.112μm，再乘3D包圍修正系數(shù)~6.6，得0.74μm。6.采用銅互連時(shí)，最常用阻擋層材料是A.TiB.TiNC.Ta/TaND.W答案：C解析：Ta/TaN對(duì)銅擴(kuò)散阻擋性好，與低k介質(zhì)粘附力強(qiáng)，已成為標(biāo)準(zhǔn)。7.在時(shí)鐘樹綜合中，若目標(biāo)skew<10ps，時(shí)鐘頻率2GHz，則允許的最大時(shí)鐘路徑長(zhǎng)度差為（假設(shè)信號(hào)在金屬5傳播延遲70ps/mm）A.0.07mmB.0.14mmC.0.28mmD.0.56mm答案：B解析：ΔL=skew/延遲密度=10ps/(70ps/mm)≈0.14mm。8.某10bitSARADC采用單調(diào)切換開關(guān)策略，若參考電壓1V，輸入0.618V，則第5個(gè)比較周期后DAC輸出電壓為A.0.531VB.0.575VC.0.618VD.0.656V答案：A解析：前5位已確定11001，DAC輸出=(1×2?1+1×2?2+0×2?3+0×2??+1×2??)×1=0.53125V。9.在布局布線階段，若某條關(guān)鍵net的耦合電容占總負(fù)載60%，欲將其延遲降低10%，最有效措施是A.驅(qū)動(dòng)門尺寸增大一倍B.插入緩沖器兩級(jí)C.將相鄰net間距增加一倍D.降低供電電壓100mV答案：C解析：耦合電容↓?有效負(fù)載↓?延遲↓，間距加倍→耦合電容約減半，總負(fù)載減30%，延遲減≈30%×60%=18%，超過10%。10.對(duì)于LDO穩(wěn)壓器，若負(fù)載電流從1mA瞬態(tài)躍至100mA，輸出跌落峰值為ΔV，則增大輸出電容10倍，ΔV將A.增大10倍B.基本不變C.減小約10倍D.減小約3倍答案：C解析：ΔV≈Istep·ESR+Istep2·tresponse/C，主極點(diǎn)由C決定，C↑10倍→ΔV↓≈10倍。二、多選題（每題3分，共15分。每題有兩個(gè)或以上正確答案，漏選得1分，錯(cuò)選得0分）11.下列哪些技術(shù)可有效抑制窄溝道效應(yīng)（NWE）A.提高溝道摻雜B.采用halo注入C.降低襯底偏壓D.使用應(yīng)變硅答案：A、B解析：提高溝道摻雜與halo可抑制耗盡區(qū)展寬，從而抑制NWE；襯底偏壓與應(yīng)變硅主要影響遷移率與Vt，不直接抑制NWE。12.在65nm以下節(jié)點(diǎn)，導(dǎo)致柵漏電流Ig顯著增大的物理機(jī)制包括A.FN隧穿B.DIBLC.直接隧穿D.熱載流子注入答案：A、C解析：柵氧<2nm后，F(xiàn)N與直接隧穿占主導(dǎo)；DIBL為短溝效應(yīng)；熱載流子主要影響襯底電流。13.關(guān)于時(shí)鐘門控（clockgating），下列說法正確的是A.可減少動(dòng)態(tài)功耗B.可能增加時(shí)鐘skewC.需保證gating信號(hào)與時(shí)鐘無毛刺D.對(duì)漏電功耗無影響答案：A、B、C解析：門控關(guān)閉后動(dòng)態(tài)↓；門控單元引入額外延遲→skew↑；毛刺導(dǎo)致誤觸發(fā)；門控后部分電路可進(jìn)入低漏電狀態(tài)，故D錯(cuò)誤。14.在版圖驗(yàn)證中，LVS報(bào)錯(cuò)“Deviceparametermismatch”，可能原因有A.源漏面積提取錯(cuò)誤B.并聯(lián)finger數(shù)識(shí)別錯(cuò)誤C.襯底連接未標(biāo)D.金屬密度不足答案：A、B解析：LVS比對(duì)netlist與版圖器件參數(shù)，面積/finger數(shù)不符即報(bào)錯(cuò)；襯底連接未標(biāo)屬ERC；金屬密度屬DRC。15.對(duì)于基于PLL的時(shí)鐘發(fā)生器，下列措施可降低周期抖動(dòng)（cycletocyclejitter）A.增大環(huán)路帶寬B.降低VCO增益KvcoC.提高參考時(shí)鐘幅度D.在電源引腳加RC低通濾波答案：B、C、D解析：Kvco↓→相位噪聲↓；參考幅度↑→噪聲容限↑；電源濾波↓噪聲；帶寬過大反而引入?yún)⒖荚肼暎珹錯(cuò)誤。三、填空題（每空2分，共20分）16.某NMOS管W=0.5μm，L=30nm，工藝λ=15nm，則其版圖寬長(zhǎng)比W/L=________，若采用λ規(guī)則，最小溝長(zhǎng)畫成________λ。答案：16.7；2解析：W/L=500/30=16.7；L=30nm=2λ。17.在28nm工藝中，金屬層M2最小線寬40nm，若采用自對(duì)準(zhǔn)雙重圖形（SADP），則coremask的線寬為________nm，space為________nm。答案：80；40解析：SADP先印80nm線，側(cè)墻40nm，最終得40nm線/40nmspace。18.某反相器鏈優(yōu)化中，已知第一級(jí)Cin=1fF，負(fù)載CL=1pF，最優(yōu)級(jí)數(shù)N=________，每級(jí)放大因子f=________。答案：6；10解析：f=(CL/Cin)^(1/N)，N=ln(CL/Cin)=6.9→取6；f≈10。19.若某SRAM位線BL預(yù)充電至0.7V，單元讀電流Icell=8μA，位線電容CBL=120fF，則讀“0”時(shí)位線下降________mV所需時(shí)間________ps。答案：47；700解析：ΔV=I·t/C?t=C·ΔV/I，設(shè)ΔV=50mV，則t=120f×0.05/8μ=750ps，反向計(jì)算ΔV=8μ×700p/120f=46.7mV。20.在SPICE仿真中，若采用BSIMCMG模型，F(xiàn)inFET的subthresholdswing理想極限為________mV/dec，實(shí)際測(cè)得75mV/dec，則界面陷阱密度Dit≈________cm?2eV?1。答案：60；1.2×1013解析：S=S0(1+Cit/Cox)，Cit=q2Dit，解得Dit≈(75/601)·Cox/q2，取Cox=17fF/μm2?Dit≈1.2×1013。四、簡(jiǎn)答題（每題8分，共24分）21.簡(jiǎn)述在先進(jìn)FinFET工藝中，如何通過版圖手段抑制寄生雙極晶體管（PBT）引發(fā)的單粒子翻轉(zhuǎn)（SEU），并給出一種可量化的版圖指標(biāo)。答案：(1)增加漏極接觸至柵極距離Ldg，使寄生雙極基區(qū)寬度↑，電流增益β↓；(2)在漏極周圍加入P+guardring，降低襯底電阻Rb，使寄生雙極基極電位被鉗位；(3)采用共源共漏（sharedcontact）結(jié)構(gòu)，減少漏極面積Ad，降低收集電荷Qcoll；(4)量化指標(biāo)：定義“SEU加固指數(shù)”=Ldg×guardring周長(zhǎng)/Ad，要求≥15μm?1，實(shí)驗(yàn)表明可將SEU截面降低兩個(gè)數(shù)量級(jí)。解析：PBT在FinFET中因體浮空效應(yīng)放大，版圖層面通過幾何與摻雜聯(lián)合抑制，指標(biāo)需可測(cè)。22.某高速SerDes發(fā)送端采用3tapFIR：pre=0.15，main=1.0，post=0.25，信道脈沖響應(yīng)峰值歸一化1.0，首后游標(biāo)h1=0.35，求均衡后首后游標(biāo)殘余值，并判斷是否需要DFE輔助。答案：均衡后h1′=h1+pre×h0+post×h2，設(shè)h0=1，h2=0.2，則h1′=0.350.15×10.25×0.2=0.350.150.05=0.15。殘余0.15>0.1（常用門限），需1tapDFE輔助。解析：FIR只能線性抵消，殘余ISI由DFE非線性消除。23.解釋為何在超低功耗IoT喚醒接收機(jī)（WuRx）中，采用“包絡(luò)檢測(cè)+ADC”架構(gòu)比傳統(tǒng)超再生架構(gòu)更耐工藝漂移，并給出功耗對(duì)比數(shù)據(jù)。答案：包絡(luò)檢測(cè)架構(gòu)將RF信號(hào)直接下變頻至基帶包絡(luò)，增益與Q值依賴無源LC，其值隨Vt漂移僅±5%，而超再生需精確偏置在振蕩閾值，Vt漂移±10%即需重新校準(zhǔn)。實(shí)測(cè)28nm下：包絡(luò)檢測(cè)WuRx靈敏度55dBm，功耗95μW；超再生靈敏度60dBm，但校準(zhǔn)周期1s，平均功耗220μW；故前者更耐漂移且功耗低一半。解析：閾值型振蕩器對(duì)Vt敏感，而包絡(luò)檢測(cè)為平方律檢波，偏置不敏感。五、計(jì)算與設(shè)計(jì)題（共41分）24.（10分）設(shè)計(jì)一個(gè)1.8V→0.9V、負(fù)載電流10mA的DCDC降壓轉(zhuǎn)換器，開關(guān)頻率fs=100MHz，電感電流紋波系數(shù)r=0.3，求：(1)所需片內(nèi)空芯電感值L；(2)若電感Q=8，求電感串聯(lián)電阻RL及導(dǎo)通損耗；(3)若采用0.18μmCMOS，高壓器件RDS(on)=1.2Ω，求總效率η。答案：(1)ΔIL=r·IL=0.3×10m=3mA，ΔIL=(Vout/L)·(1D)·T，D=0.5，T=10ns?L=0.9/3m×5ns=1.5μH。(2)Q=ωL/RL?RL=2π×100M×1.5μ/8=0.12Ω，Pind=RL·IL2=0.12×(10m)2=12μW。(3)PMOS+NMOS導(dǎo)通損耗=I2RDS=(10m)2×1.2=120μW，Pout=9mW，Ploss=120+12=132μW，η=9/(9+0.132)=98.5%。解析：高頻下空芯電感可集成，Q=8可行，導(dǎo)通損耗占主導(dǎo)。25.（10分）如圖1（略）的交叉耦合LCVCO，L=0.8nH，Cvar=0.30.7pF，Cfix=0.2pF，Rpar=15Ω，尾電流Iss=2mA，求：(1)振蕩頻率范圍；(2)起振所需最小gm；(3)相位噪聲@1MHz偏移（Leeson公式，F(xiàn)=2dB）。答案：(1)Ctotal=0.5±0.2pF?f=1/(2π√LC)，fmax=1/(2π√0.8n×0.3p)=10.3GHz，fmin=7.1GHz。(2)gm>Rpar/(ωL)2，在10GHz?gm>15/(2π×10G×0.8n)2=0.94mS，實(shí)際gm=Iss/0.4V=5mS，滿足。(3)PN=F·kT·Rpar/(Vosc2·(ω/Δω)2)，Vosc=Iss·Rpar/π=9.5mV，PN=2×4.14×10?21×15/(0.00952×1012)=138dBc/Hz。解析：計(jì)算需用振幅峰值，Leeson代入即可。26.（11分）給定一個(gè)256×256的8TSRAM宏，位線電容CBL=150fF，目標(biāo)讀訪問時(shí)間tRCD<400ps，工藝Icell=12μA，要求：(1)計(jì)算最大允許位線電壓擺幅ΔVmax；(2)若采用分段架構(gòu)，每段128行，引入局部讀位線LRBL，電容20fF，求新ΔV并判斷是否滿足；(3)給出一種靈敏放大器（SA）偏移電壓σVos的設(shè)計(jì)目標(biāo)（3σ）。答案：(1)ΔV=Icell·tRCD/CBL=12μ×400p/150f=32mV。(2)分段后C=20f，ΔV=12μ×400p/20f=96mV，遠(yuǎn)大于32mV，滿足。(3)SA需在ΔV/2內(nèi)觸發(fā)，設(shè)margin=50%，則3σVos<16mV?σVos<5.3mV；采用失調(diào)消除技術(shù)，版圖匹配+共質(zhì)心，可將σVos降至3mV。解析：分段降低CBL為常用手段，SA偏移需統(tǒng)計(jì)設(shè)計(jì)。27.（10分）設(shè)計(jì)一個(gè)數(shù)字溫度傳感器，基于環(huán)形振蕩器（RO）原理，要求40~125℃范圍內(nèi)分辨率<0.5℃，時(shí)鐘周期1ms，求：(1)所需RO溫度系數(shù)αT（ppm/℃）；(2)若采用門延遲溫度系數(shù)250ppm/℃，需多少級(jí)N；(3)計(jì)數(shù)器位寬B。答案：(1)分辨率0.5℃?頻率漂移Δf/f=0.5αT·10??，在1ms內(nèi)計(jì)數(shù)值變化≥1?Δf·1ms≥1?αT≥1/(0.5×10??×1m)=2000ppm/℃。(2)單級(jí)延遲tc=T/2N，溫度系數(shù)250ppm/℃，總RO系數(shù)500ppm/℃·N，需|500N|≥2000?N≥4，取N=5。(3)最大頻率fmax=f0(1+125×2000ppm)=1.25f0，1ms內(nèi)最大計(jì)數(shù)=1.25f0×1m，設(shè)f0=200MHz?250k，計(jì)數(shù)器位寬B=18位。解析：溫度系數(shù)疊加，計(jì)數(shù)器需覆蓋全溫范圍。六、綜合解析題（共30分）28.（15分）閱讀以下場(chǎng)景：某5nmSoC的HBM2E接口在1.2V供電下，PHY實(shí)測(cè)眼圖高度僅45mV（規(guī)范要求≥80mV），抖動(dòng)峰值18ps，排查發(fā)現(xiàn)電源噪聲峰峰28mV，頻率范圍20200MHz。請(qǐng)：(1)定量分析電源噪聲對(duì)眼高衰減的貢獻(xiàn)；(2)給出一種片內(nèi)低dropout（LDO）+去耦網(wǎng)絡(luò)聯(lián)合設(shè)計(jì)，目標(biāo)將電源噪聲<10mV；(3)說明如何在版圖階段驗(yàn)證該設(shè)計(jì)。答案：(1)HBM2E單端幅值600mV，接口增益A≈0.8，電源抑制比PSRR@100MHz≈12dB，則噪聲耦合到輸出=28mV×10^(12/20)=7mV，僅占眼高衰減(8045)=35mV中的7mV，主因是信道ISI與封裝寄生。(2)設(shè)計(jì)：采用雙環(huán)LDO，外環(huán)寬帶OTA100MHzGBW，內(nèi)環(huán)無電容型，輸出級(jí)NMOS50mΩ，片內(nèi)去耦電容220nF（MIM+MOM混合），諧振頻率fres=1/(2π√(50m×220n))=48MHz，低于噪聲帶，形成低通；仿真得噪聲<9mV。(3)版圖驗(yàn)證：提取RLC網(wǎng)表，跑ACPSRR與瞬態(tài)PNOISE，采用AnsysRedHawk做動(dòng)態(tài)IRdrop