可編程門陣列FPGA概述FPGA，即“可反復(fù)編程的邏輯器件”，作為一款在專用集成電路ASIC的功能相對固定，局限性較大的限制條件下所產(chǎn)生的器件，無論是靈活性還是其強(qiáng)大的運(yùn)算處理能力，在現(xiàn)在的硬件領(lǐng)域可謂是一騎絕塵。如今FPGA廣泛活躍于電子通信、圖像處理、外設(shè)接口等龍頭領(lǐng)域，未來的FPGA芯片將會是高度集成的、低功耗的、低成本的。FPGA被設(shè)計(jì)師們偏愛主要因?yàn)橛幸韵氯蠓矫娴膬?yōu)勢：設(shè)計(jì)靈活多變：FPGA硬件可以根據(jù)用戶需求自行編寫代碼實(shí)現(xiàn)功能，程序既可以斷電消失，又可以利用Flash進(jìn)行固化，同時(shí)可以利用bit文件或sof文件在不同芯片型號的硬件中完美移植，并針對需求編寫驅(qū)動進(jìn)行擴(kuò)展外設(shè)；系統(tǒng)高速并行處理：FPGA設(shè)計(jì)中的并行處理可以成倍提高運(yùn)行速度，在資源剩余較多時(shí)同時(shí)還可以通過流水線以犧牲面積的方法提高系統(tǒng)時(shí)鐘主頻，同時(shí)內(nèi)部含有豐富的時(shí)鐘單元，可以通過鎖相環(huán)倍頻與流水線相結(jié)合實(shí)現(xiàn)一些特定環(huán)境下的實(shí)時(shí)處理數(shù)據(jù)的需求[59]；高度集成性：經(jīng)過不斷的革新FPGA集成了網(wǎng)口、數(shù)模轉(zhuǎn)換、USB等接口驅(qū)動；芯片可以在制板時(shí)多層合一使用，提升硬件整體能力，在編譯程序時(shí)系統(tǒng)會自動規(guī)劃最優(yōu)的板級間走線路徑，自動實(shí)現(xiàn)硬件單元間的布局布線。1.1FPGA建模步驟在設(shè)計(jì)之初，設(shè)計(jì)者要進(jìn)行FPGA功能的需求分析，并進(jìn)行模塊劃分，其具體流程如圖2-6所示。下面對FPGA具體設(shè)計(jì)步驟進(jìn)行介紹。設(shè)計(jì)輸入在設(shè)計(jì)輸入階段，用戶要在Vivado軟件中創(chuàng)建相應(yīng)的FPGA項(xiàng)目，并在工程中添加或建立相應(yīng)的程序文件構(gòu)建子模塊，最后再整合成為頂層文件。FPGA項(xiàng)目中包含了所有構(gòu)建系統(tǒng)的模塊與資源，例如用來進(jìn)行代碼編寫的.V文件、進(jìn)行管腳約束和電平約束的約束文件、仿真的激勵文件TB、資源利用網(wǎng)表文件、邏輯硬件電路圖、系統(tǒng)內(nèi)部規(guī)定的IP核模塊、DSP處理器等。約束輸入約束階段，主要是進(jìn)行系統(tǒng)時(shí)鐘主頻的設(shè)計(jì)以及給定管腳的電平與接口以便于進(jìn)行系統(tǒng)的布局布線?？梢酝ㄟ^軟件直接配置電平類型和管腳分配，也可以通圖2-6FPGA開發(fā)流程圖Figure2-6FPGAdevelopmentflowchart過約束文件編寫。設(shè)計(jì)仿真在設(shè)計(jì)輸入、設(shè)計(jì)綜合以及設(shè)計(jì)實(shí)現(xiàn)后，用戶可以通過Vivado仿真對自己設(shè)計(jì)的工程進(jìn)行不同種類的仿真驗(yàn)證。設(shè)計(jì)輸入后可以進(jìn)行功能仿真，功能仿真中不會考慮時(shí)鐘和布局布線等問題，只要邏輯正確便可以得到正確的結(jié)果。設(shè)計(jì)綜合后可以進(jìn)行綜合后功能仿真，此時(shí)的仿真結(jié)果除時(shí)序外更接近真實(shí)情況。設(shè)計(jì)完成后可進(jìn)行布局布線后時(shí)序仿真，此時(shí)若不滿足時(shí)序約束仿真結(jié)果便會出現(xiàn)偏差，這時(shí)的仿真結(jié)果與上板后的結(jié)果基本一致。設(shè)計(jì)實(shí)現(xiàn)仿真結(jié)果驗(yàn)證完畢，要進(jìn)行設(shè)計(jì)實(shí)現(xiàn)步驟。將布局后的電路邏輯生成可下載的網(wǎng)表文件。Vivado和ISE軟件生成bit文件，而QuartusII軟件則生成.sof文件。生成的文件可以下載到目標(biāo)器件實(shí)現(xiàn)所需的功能。分析實(shí)現(xiàn)結(jié)果經(jīng)歷上述流程后，一定要對系統(tǒng)消耗內(nèi)部資源占比、時(shí)序分析和剩余時(shí)鐘裕量、靜態(tài)功耗占比和芯片結(jié)溫等設(shè)計(jì)性能指標(biāo)進(jìn)行分析。在Vivado中在布局布線后可以在Projectsummary界面查看功耗與結(jié)溫等參數(shù)；在Timming窗口可以查看時(shí)序分析結(jié)果，若三個時(shí)鐘參數(shù)內(nèi)有一個漂紅則證明時(shí)序設(shè)計(jì)不符合要求，均為黑色則證明設(shè)計(jì)成功。系統(tǒng)內(nèi)部資源占比以及Slice等可以通過布局布線中的Utilization中查看。設(shè)計(jì)優(yōu)化在設(shè)計(jì)中很難通過一次設(shè)計(jì)便達(dá)到預(yù)期效果，針對功耗結(jié)果和時(shí)鐘裕量等參數(shù)，用戶可以針對.V文件更改電路邏輯并通過約束文件改變時(shí)鐘頻率，然后重新編譯布局布線重復(fù)上述過程達(dá)到設(shè)計(jì)最優(yōu)化。板級調(diào)試在生成下載bit文件后，用戶就可以通過USB下載器連接FPGA開發(fā)板并進(jìn)行通電，通過OpenTarget選項(xiàng)自動連接開發(fā)板，利用JTAG接口下載程序觀察結(jié)果。但在下載過程中僅能看到最終實(shí)驗(yàn)現(xiàn)象，在調(diào)試中如果中間過程出現(xiàn)偏差會導(dǎo)致無法產(chǎn)生預(yù)期效果，此時(shí)為了觀察中間信號在上板調(diào)試過程中可以通過內(nèi)部IP中的ILA邏輯分析儀抓取信號輔助驗(yàn)證。1.2FPGA芯片選型及資源情況目前FPGA器件行業(yè)的兩大巨頭分別是Altera公司（已被Intel公司收購）和Xilinx公司，市面上近9成的FPGA器件均是出自兩大公司生產(chǎn)加工。兩者的內(nèi)部結(jié)構(gòu)略有差異，但是相較于配套的軟件而言，Xilinx賽靈思公司的Vivado在內(nèi)部仿真以及與C語言應(yīng)用、Simulink聯(lián)合仿真等方面要優(yōu)于Altera公司的Quartus。在高速通信、大量數(shù)據(jù)傳輸、航天精密器件制造、工業(yè)儀器和醫(yī)療設(shè)備等投資巨大的市場，需要一個工作不受環(huán)境限制且性能優(yōu)良的產(chǎn)品組合。在保障系統(tǒng)性能的同時(shí)，開發(fā)者還要盡可能的優(yōu)化器件的處理能力，使其處理帶寬盡可能提高，系統(tǒng)移植更加方便，在推廣其使用范圍的同時(shí)保證功耗趨近理想化。由于市場需求逐步轉(zhuǎn)向低功耗低成本，賽靈思公司推出了Artix-7系列FPGA器件。在保證成本合理的情況下，對比之前的系列產(chǎn)品降低了芯片功耗，并且選用成本范圍內(nèi)的最優(yōu)收發(fā)器和信號處理元件來實(shí)現(xiàn)高速帶寬傳輸。同時(shí)在保證功耗一致的前提下，開發(fā)者在使用Artix-7系列時(shí)可以額外獲得一倍的邏輯密度。其器件工藝為28nm，體積小易便攜，同時(shí)有著強(qiáng)大的抗干擾能力和散熱能力，無論是風(fēng)沙等惡劣天氣還是在溫度過高的場景都能正常運(yùn)行。本文綜合性能、資源及成本等多方面指標(biāo)選用了賽靈思公司中Artix-7系列的xc7a100tfgg484-2芯片進(jìn)行硬件的實(shí)現(xiàn)。這款芯片有著豐富的時(shí)鐘資源、I/O資源、乘法器資源、RAM資源以及一些特殊的硬核IP塊。其基本單元可配置邏輯塊（ConfigurableLogicBlock,CLB）的微觀結(jié)構(gòu)如圖2-7所示。圖中CLB內(nèi)部主要由2個更小的單位Slice所組成，每個Slice都有獨(dú)立的高速進(jìn)位鏈以及獨(dú)立的布線通道連接到矩陣開關(guān)，通過矩陣開關(guān)可以實(shí)現(xiàn)Slice與FPGA布線池之間的靈活編程。而每個Slice單元又包含了4個邏輯功能發(fā)生器（查找表），8個存儲單元（觸發(fā)器），功能豐富的復(fù)用開關(guān)以及進(jìn)位鏈。圖2-7CLB內(nèi)部結(jié)構(gòu)Figure2-7internalstructureofCLBXilinx中Artix-7系列的主要功能是基于查找表實(shí)現(xiàn)的。查找表（Look-upTable,LUT）本身是一種存儲器實(shí)現(xiàn)的結(jié)構(gòu)，其實(shí)現(xiàn)功能的原理是將可能產(chǎn)生的所有結(jié)果儲存在LUT中，通過邏輯關(guān)系調(diào)用出設(shè)計(jì)者所需要的數(shù)據(jù)從而實(shí)現(xiàn)預(yù)期功能，故其理所應(yīng)當(dāng)?shù)乜梢员辉O(shè)計(jì)成ROM、RAM或移位寄存器的功能。大多數(shù)的FPGA芯片中LUT均為4輸入1輸出，Xilinx的LUT為6輸入1輸出，其基本原理架構(gòu)如圖2-8所示。圖2-86輸入LUT原理圖Figure2-86schematicdiagramofinputLUT觸發(fā)器（FlipFlop,FF）也是FPGA內(nèi)部基本的存儲單元，觸發(fā)器單元通常用于配對LUT進(jìn)行邏輯優(yōu)化中的流水線處理和數(shù)據(jù)存儲，基本的觸發(fā)器結(jié)構(gòu)包括了一個數(shù)據(jù)輸入信號，一個時(shí)鐘觸發(fā)信號，一個復(fù)位內(nèi)部信號和一個觸發(fā)器的輸出，其結(jié)構(gòu)如圖2-9所示。在正常的操作過程中，數(shù)據(jù)輸入端口上的值在每個時(shí)鐘上升沿到來時(shí)將被鎖存并傳輸?shù)捷敵龆丝?。時(shí)鐘使能信號是為了讓觸發(fā)器可以在連續(xù)多個時(shí)鐘周期保持某一固定電平值。當(dāng)時(shí)鐘使能信號拉高時(shí)，新的數(shù)據(jù)才會在時(shí)鐘上升沿被鎖存到數(shù)據(jù)的輸出端口上。圖2-9觸發(fā)器結(jié)構(gòu)Figure2-9triggerstructure除了上述兩種基本存儲單元，F(xiàn)PGA內(nèi)嵌的存儲器單元還包括塊RAM和分布式RAM，它們都可以用于隨機(jī)存儲器（RAM）、只讀存儲器（ROM）或移位寄存器。二者的區(qū)別在于分布式RAM是基于CLB的查找表，其存儲性能及穩(wěn)定性略遜于塊RAM，塊RAM（BRAM）則是內(nèi)嵌于FPGA中的RAM，可以滿足相對較大存儲量的數(shù)據(jù)存儲需求。并且分布式RAM的實(shí)現(xiàn)方式為組合邏輯，而BRAM的實(shí)現(xiàn)方式為時(shí)序邏輯。XilinxFPGA中較常見的兩類BRAM存儲器，其單塊的容量分別為18Kb和36Kb。不同器件的BRAM總存儲量大小不一樣。BRAM存儲器固有的雙口特性使其可用于同時(shí)鐘周期并行訪問不同的地址。BRAM有著豐富的可編程雙口RAM數(shù)據(jù)、地址和控制接口，也可以配置為單口RAM、FIFO、移位寄存器等常用存儲器。FPGA內(nèi)部的時(shí)鐘布線資源是有限的，在一些極端情況下，設(shè)計(jì)中出現(xiàn)一些時(shí)鐘布局布線資源緊張也有可能發(fā)生。XilinxFPGA內(nèi)部會將時(shí)鐘布局布線資源劃分到不同的“時(shí)鐘區(qū)”中，每個時(shí)鐘區(qū)均有其一定的“勢力范圍”，在勢力范圍內(nèi)存在一定數(shù)量的I/O口數(shù)量、邏輯資源、存儲器資源或DSPSlice資源，同時(shí)存在一個CMT相對應(yīng)。CMT是芯片內(nèi)時(shí)鐘資源IP，一個CMT由一個MMCM時(shí)鐘管理器和一個PLL鎖相環(huán)構(gòu)成，完成分頻、倍頻、去時(shí)鐘偏斜、時(shí)鐘抖動濾波等功能。xc7a100tfgg484-2芯片中CMT數(shù)量為6個。表2-4列出了Xilinx中Artix-7系列AX7103開發(fā)板中xc7a100tfgg484-2芯片上述基本單元的具體情況，通過表格分析我們可以得出xc