【2025年】集成電路設計中的噪聲和干擾控制技術考核試卷及答案一、單項選擇題（每題2分，共20分）1.在CMOS差分放大器中，若輸入對管閾值電壓失配ΔVth=2mV，跨導gm=1mS，則等效輸入失調(diào)電壓的噪聲密度在1Hz帶寬內(nèi)約為A.0.9nV/√Hz?B.1.8nV/√Hz?C.3.6nV/√Hz?D.7.2nV/√Hz答案：B解析：閾值失配噪聲密度Sv=4kTγ/gm·(ΔVth/Vov)2，代入γ=2/3，Vov=200mV，得Sv≈(1.8nV/√Hz)2，開方即得。2.片上LDO采用RC降噪網(wǎng)絡，若RC時間常數(shù)τ=1μs，負載階躍電流ΔI=50mA，則輸出電壓下沖峰值約為A.5mV?B.10mV?C.20mV?D.40mV答案：C解析：ΔV≈ΔI·R=ΔI·τ/C，取C=2.5μF，得ΔV≈20mV。3.在65nm工藝下，1mm長、0.1μm寬的最頂層鋁線，其總耦合電容中由鄰近同層線產(chǎn)生的比例約為A.15%?B.30%?C.45%?D.60%答案：C解析：場求解器提取顯示，同層邊緣電容占總電容45%，其余為層間與邊緣fringe分量。4.若時鐘樹采用差分Htree，且相鄰差分對間距為20μm，則因遠端串擾導致的差分抖動在10GHz時約為A.30fs?B.60fs?C.120fs?D.240fs答案：B解析：利用Δt≈(κ·ΔV·l)/(2·v·Vsw)，κ=0.02，l=5mm，v=1.2×10?m/s，得60fs。5.對于10bitSARADC，若比較器輸入噪聲rms=0.2LSB，則其有效位數(shù)ENOB下降約A.0.1bit?B.0.3bit?C.0.5bit?D.0.7bit答案：C解析：ENOB≈N–log?(1+12σ2)，σ=0.2，得ΔENOB≈0.5bit。6.在RF接收機中，若片外Balun插入損耗1dB，則其噪聲系數(shù)貢獻為A.0.5dB?B.1dB?C.1.6dB?D.2.2dB答案：B解析：無源網(wǎng)絡噪聲系數(shù)等于插入損耗，故為1dB。7.采用深nwell隔離的NMOS，若nwell深度3μm，psub電阻率10Ω·cm，則1MHz襯底噪聲抑制比約為A.20dB?B.30dB?C.40dB?D.50dB答案：C解析：襯底耦合模型給出|Vsub/Vnoise|≈ωCwellRsub，代入得≈40dB。8.若PLL環(huán)路帶寬200kHz，參考雜散位于±1MHz，則采用三階環(huán)路濾波器后雜散抑制約為A.30dB?B.45dB?C.60dB?D.75dB答案：C解析：三階滾降60dB/dec，十倍頻程衰減60dB。9.在28nmFDSOI中，背偏電壓Vbb=±2V，則閾值電壓調(diào)節(jié)范圍約為A.50mV?B.100mV?C.150mV?D.200mV答案：C解析：體因子γ≈70mV/V，±2V對應≈150mV。10.若片上傳輸線采用接地共面波導，信號線與地間距5μm，則特征阻抗升高至70Ω需將線寬縮至A.2μm?B.3μm?C.4μm?D.5μm答案：B解析：2.5D求解器顯示，寬3μm時Z0≈70Ω。二、多項選擇題（每題3分，共15分）11.關于1/f噪聲，下列說法正確的是A.與界面態(tài)密度成正比?B.PMOS1/f噪聲低于NMOS?C.面積增大10倍，噪聲功率密度下降10dB?D.溫度升高1/f噪聲減小?E.柵氧氮化可降低1/f噪聲答案：ABCE解析：D錯誤，溫度升高載流子數(shù)漲落增大，1/f噪聲略升。12.抑制同步開關噪聲SSN的有效措施包括A.增加片上去耦電容?B.采用差分信號?C.降低封裝環(huán)路電感?D.提高電源網(wǎng)格電阻?E.分段時鐘門控答案：ABCE解析：D提高電阻會增大IR壓降，惡化SSN。13.在射頻功放中，記憶效應來源有A.熱時間常數(shù)?B.偏置網(wǎng)絡RC?C.封裝引線電感?D.載流子陷阱?E.輸出匹配網(wǎng)絡Q值答案：ABCD解析：E不直接引入記憶效應。14.關于襯底耦合，下列正確的是A.p+保護環(huán)可收集載流子?B.深nwell提供電場屏蔽?C.高阻襯底比低阻襯底耦合更強?D.噪聲峰值在GHz頻段?E.采用差分電路可抑制共模襯底噪聲答案：ABCE解析：D錯誤，襯底噪聲峰值在百MHz內(nèi)。15.對高速SerDes，下列均衡技術可降低串擾影響的是A.CTLE?B.DFE?C.預加重?D.差分信號?E.屏蔽過孔答案：ABCD解析：E改善阻抗不連續(xù)，非直接均衡串擾。三、填空題（每空2分，共20分）16.在65nm工藝下，柵氧厚度Tox=2nm，則單位面積柵氧電容Cox=________μF/cm2。答案：17.3解析：Cox=ε0εr/Tox=3.45fF/μm2=17.3μF/cm2。17.若片上螺旋電感Q值在5GHz時為10，則其等效串聯(lián)電阻Rs=________Ω（電感值L=2nH）。答案：6.28解析：Q=ωL/Rs?Rs=2π·5×10?·2×10??/10≈6.28Ω。18.采用dithering技術將ADC量化噪聲白化，則所需dither幅度rms=________LSB。答案：0.5解析：白化條件σdither=0.5LSB。19.若片上去耦電容密度為50nF/mm2，則1mm2面積可提供的電荷量ΔQ=________nC（電壓降允許100mV）。答案：5解析：ΔQ=CΔV=50nF×0.1V=5nC。20.在28Gb/sNRZ系統(tǒng)中，若信道損耗12dB@14GHz，則所需DFE抽頭數(shù)至少________。答案：5解析：每抽頭補償2dB，需6dB余量，故5抽頭。21.若PLL相位噪聲–110dBc/Hz@1MHz，則積分抖動（1kHz–100MHz）約為________ps。答案：0.5解析：積分得σt≈√[2∫1031??L(f)df]/(2πf0)≈0.5ps。22.對于片上LDO，若負載電容CL=10pF，ESR零點需置于500kHz，則ESR=________Ω。答案：31.8解析：fz=1/(2π·ESR·CL)?ESR=1/(2π·5×10?·10×10?12)≈31.8Ω。23.若RF開關插入損耗0.5dB，則其隔離度在2GHz時至少________dB（假設對稱π模型）。答案：30解析：IL≈0.5dB?Ron≈2Ω，隔離度≈20log(50/2)≈28dB，取規(guī)范值30dB。24.在數(shù)字校準中，若采用二分法搜索，則12位DAC校準需________周期。答案：12解析：二分法需N周期。25.若片上溫度傳感器靈敏度10mV/°C，則其1σ精度受1mV失調(diào)影響為________°C。答案：0.1解析：ΔT=ΔV/S=1mV/10mV/°C=0.1°C。四、簡答題（每題10分，共30分）26.闡述在14nmFinFET工藝下，降低SRAM讀路徑靈敏放大器失調(diào)噪聲的三種電路技術，并比較其面積與功耗代價。答案：(1)失調(diào)存儲與消除（OCS）：在讀前將失調(diào)采樣于電容，再用電荷轉移抵消，面積增加≈5%，功耗增加≈3%；(2)動態(tài)放大器冗余：并聯(lián)3取2投票，面積+50%，功耗+40%，但失調(diào)σ降低√3；(3)背偏輔助微調(diào)：FDSOI背偏調(diào)節(jié)閾值，面積+2%，功耗+1%，但需高壓電荷泵。綜合：OCS代價最小，冗余最穩(wěn)健，背偏微調(diào)適用于低電壓操作。27.給出在3GHzLNA中，因片內(nèi)磁耦合導致增益波動>1dB的物理根源，并提出兩種無需額外屏蔽的版圖級抑制方法。答案：根源：輸入匹配電感與輸出電感間距<100μm，互感M≈0.2nH，引起正反饋，增益峰值±1dB。方法：(1)磁通抵消環(huán)：在兩電感之間放置短路環(huán)，感應反向磁通，使M降至0.05nH；(2)旋轉45°布局：將兩電感長軸互成45°，耦合系數(shù)k從0.25降至0.08，增益波動<0.3dB。無需額外金屬屏蔽，面積增加<5%。28.描述在車載毫米波雷達77GHz收發(fā)機中，因引擎點火脈沖引起的瞬態(tài)電源噪聲頻譜特征，并給出一種基于數(shù)字輔助的射頻前端自適應去噪方案。答案：頻譜特征：0.1–10MHz強線譜，間隔為點火頻率≈20kHz，峰值幅度±100mV，帶外衰減20dB/dec。方案：(1)在射頻前端嵌入包絡檢測器，實時采樣電源噪聲；(2)數(shù)字引擎建模噪聲頻譜，生成反相注入信號，通過低功耗混頻器耦合至LNA輸入；(3)采用LMS算法迭代更新權重，收斂時間<10μs，可將帶內(nèi)噪聲降低18dB，功耗增加<5mW。五、計算與綜合題（共35分）29.（15分）某28Gb/sPAM4SerDes信道，插入損耗如表：f(GHz)071421；IL(dB)081624。發(fā)射端采用3抽頭FIR，接收端CTLE+4抽頭DFE。(1)給出信道脈沖響應主光標h0與第一后光標h1（歸一化）。(2)若發(fā)射端預加重系數(shù)a1=–0.25，求均衡后剩余ISIRMS。(3)若DFE抽頭系數(shù)量化6位，求因量化誤差導致的信噪比損失。答案：(1)利用逆FFT，得h0=0.88，h1=–0.35。(2)預加重后信道等效響應h′=h0+a1h1=0.88–0.25×0.35=0.793；剩余ISIRMS=√Σ(hk2)–h′2=0.18。(3)量化步長Δ=2/(2?)=0.0625，系數(shù)誤差σe=Δ/√12=0.018，SNR損失=20log(1+σe2)≈0.14dB。30.（20分）某65nmPLL，參考頻率40MHz，輸出頻率4GHz，環(huán)路帶寬500kHz，相位裕度60°。電荷泵電流Icp=1mA，VCO增益Kvco=1GHz/V。(1)計算環(huán)路濾波器R與C值（采用二階無源）。(2)若電荷泵失配ΔIcp=5μA，求參考雜散幅度（dBc）。(3)若電源靈敏度KVDD=100MHz/V，電源噪聲10mV@1MHz，求輸出相位噪聲貢獻。答案：(1)由ωc=2π·5×10?，PM=60°，得C1=1.6nF，C2=0.32nF，R=1.2kΩ。(2)失配電流引入周期電荷ΔQ=ΔIcp·Tref/2，雜散幅度≈20log(ΔQ·Kvco/(2πfref·Vout))=–56dBc。(3)電源噪聲→頻率噪聲：Δf=KVDD·10mV=1MHz，相位噪聲L=20log(Δf/foffset)–20log(2π·1MHz)=–118dBc/Hz@1MHz。六、設計題（共30分）31.（30分）設計一款用于12位1GS/sADC的參考緩沖器，要求：輸出噪聲<50μVrms（10Hz–1GHz）負載階躍1mA，下沖<0.5LSB（0.6mV）總功耗<5mW，1.2V電源給出電路拓撲、關鍵器件尺寸、補償策略、噪聲預算與驗證結果。答案：拓撲：兩級放大器+RC降噪+片外1μFMLCC。第一級：折疊共源共柵，gm1=6mS，PMOS輸入，面積900μm2，1/f噪聲轉角100Hz。第二級：AB類推挽，gm2=20mS，輸出級偏置200μA。補償：Miller電容C