2025年哈理工eda期末考試試題及答案一、單項選擇題（每題2分，共20分）1.以下關于硬件描述語言（HDL）的描述中，錯誤的是（）。A.VHDL支持強類型檢查，Verilog支持弱類型檢查B.綜合工具可將RTL代碼轉換為門級網(wǎng)表C.行為級描述僅用于仿真，無法綜合D.時序約束文件（.sdc）用于定義設計的時鐘頻率、建立時間等參數(shù)2.某同步時序電路中，時鐘周期T=10ns，寄存器A的輸出到寄存器B的輸入路徑延遲為6ns，寄存器B的建立時間t_setup=1ns，保持時間t_hold=0.5ns。該路徑的時序余量為（）。A.3nsB.2nsC.1.5nsD.0.5ns3.以下哪種FPGA配置方式需要外部存儲芯片（）。A.主模式（MasterSPI）B.從模式（SlaveParallel）C.JTAG在線配置D.直接通過USB-Blaster下載4.用Verilog實現(xiàn)4位二進制計數(shù)器時，若需在時鐘上升沿觸發(fā)，且當計數(shù)值為15時自動歸零，正確的always塊敏感列表應為（）。A.always@(posedgeclk)B.always@(negedgeclk)C.always@(clk)D.always@()5.以下關于狀態(tài)機設計的描述中，正確的是（）。A.摩爾（Moore）型狀態(tài)機輸出僅與當前狀態(tài)有關B.米利（Mealy）型狀態(tài)機需要更多的觸發(fā)器資源C.狀態(tài)編碼應優(yōu)先使用二進制碼以減少資源消耗D.狀態(tài)機中必須包含空閑（IDLE）狀態(tài)6.綜合工具進行邏輯優(yōu)化時，不會執(zhí)行以下哪項操作（）。A.冗余邏輯消除B.位寬截斷（BitTruncation）C.時鐘樹綜合（CTS）D.邏輯復制（LogicReplication）7.某設計中需要實現(xiàn)一個3輸入與門，以下VHDL代碼正確的是（）。A.y<=aANDbANDc;B.y:=aANDbANDc;C.y=aANDbANDc;D.y<==aANDbANDc;8.在FPGA設計流程中，“布局布線（Place&Route）”步驟的主要輸出是（）。A.網(wǎng)表文件（.v）B.時序報告（.sdf）C.位流文件（.bit）D.仿真模型（.vhd）9.以下關于異步FIFO設計的關鍵指標中，錯誤的是（）。A.深度（Depth）決定存儲容量B.同步器（Synchronizer）用于跨時鐘域信號傳輸C.空/滿標志（Empty/Full）需在同一時鐘域提供D.讀寫指針需采用格雷碼編碼以減少亞穩(wěn)態(tài)風險10.用VHDL實現(xiàn)一個占空比30%的50MHz時鐘分頻器，正確的分頻系數(shù)和比較值應為（）。（注：占空比=高電平時間/周期）A.分頻系數(shù)10，比較值3B.分頻系數(shù)20，比較值6C.分頻系數(shù)5，比較值1.5D.分頻系數(shù)8，比較值2.4二、填空題（每空2分，共20分）1.硬件描述語言的三大核心特性是________、________和________。2.時序分析中的“建立時間違例”指________；“保持時間違例”指________。3.FPGA的基本邏輯單元（LE）通常由________、________和________組成。4.Verilog中，reg類型變量默認初始值為________；wire類型變量默認初始值為________。三、簡答題（每題10分，共30分）1.簡述同步復位與異步復位的區(qū)別，并說明在FPGA設計中為何推薦使用同步復位。2.比較RTL級描述與門級描述的特點，舉例說明二者在設計中的應用場景。3.說明“靜態(tài)時序分析（STA）”與“動態(tài)仿真（DynamicSimulation）”的區(qū)別及各自的局限性。四、分析設計題（共30分）1.（10分）設計一個模12同步計數(shù)器，要求：時鐘clk（上升沿觸發(fā)）；同步復位信號rst_n（低電平有效）；使能信號en（高電平有效時計數(shù)）；進位輸出cout（計數(shù)值為11時輸出高電平）。（1）用Verilog寫出RTL代碼；（2）畫出典型工作波形（包含clk、rst_n、en、計數(shù)值cnt、cout）。2.（10分）設計一個交通燈狀態(tài)機，控制主干道（M）和支干道（S）的紅綠燈切換，要求：初始狀態(tài)為M綠燈、S紅燈（狀態(tài)S0）；S0狀態(tài)持續(xù)20秒后轉為M黃燈、S紅燈（狀態(tài)S1），持續(xù)3秒；S1結束后轉為M紅燈、S綠燈（狀態(tài)S2），持續(xù)15秒；S2結束后轉為M紅燈、S黃燈（狀態(tài)S3），持續(xù)3秒；循環(huán)上述過程。（1）用VHDL定義狀態(tài)類型并設計狀態(tài)轉移邏輯；（2）說明狀態(tài)編碼方式（如二進制碼、格雷碼等）的選擇依據(jù)。3.（10分）設計一個UART發(fā)送模塊，要求支持9600波特率、8位數(shù)據(jù)位、1位停止位、無校驗位，時鐘為50MHz。（1）計算波特率發(fā)生器的分頻系數(shù)；（2）用Verilog寫出發(fā)送模塊的核心代碼（包含波特率計數(shù)器、移位寄存器、控制狀態(tài)機）。答案一、單項選擇題1.C2.B3.A4.A5.A6.C7.A8.C9.C10.B二、填空題1.并行性描述、時序特性描述、層次化設計2.數(shù)據(jù)在時鐘沿到來前未穩(wěn)定保持足夠時間；數(shù)據(jù)在時鐘沿到來后未穩(wěn)定保持足夠時間3.查找表（LUT）、觸發(fā)器（FF）、進位鏈（CarryChain）4.x（未知狀態(tài)）；z（高阻態(tài)）三、簡答題1.同步復位與異步復位的區(qū)別：同步復位：復位信號僅在時鐘有效邊沿（如上升沿）觸發(fā)時起作用，復位邏輯與時鐘同步；異步復位：復位信號可立即觸發(fā)寄存器復位，與時鐘邊沿無關。推薦同步復位的原因：同步復位利于時序分析，減少亞穩(wěn)態(tài)風險；符合同步設計規(guī)范，提高設計可移植性；綜合工具對同步復位的優(yōu)化更高效，減少資源消耗。2.RTL級與門級描述的特點及應用：RTL級（寄存器傳輸級）：抽象描述數(shù)據(jù)在寄存器間的傳輸和邏輯操作（如“cnt<=cnt+1”），關注功能而非具體電路結構，用于設計初期的行為描述和綜合；門級描述：直接描述邏輯門（如與門、或門）及其連接關系（如“y=a&b|c”），用于綜合后的網(wǎng)表文件或特定優(yōu)化場景。應用場景示例：RTL用于計數(shù)器、狀態(tài)機的頂層設計；門級用于手工優(yōu)化關鍵路徑或兼容舊有設計。3.STA與動態(tài)仿真的區(qū)別及局限性：靜態(tài)時序分析（STA）：通過遍歷所有可能的路徑，計算最大/最小延遲，驗證是否滿足時序約束；不依賴輸入向量，覆蓋所有可能情況，但無法驗證功能正確性；動態(tài)仿真：通過輸入測試向量，觀察輸出是否符合預期，驗證功能正確性；但受測試向量覆蓋范圍限制，可能遺漏邊緣情況。局限性：STA無法檢測功能錯誤（如狀態(tài)機轉移錯誤）；動態(tài)仿真無法保證100%時序覆蓋（如未激勵的關鍵路徑）。四、分析設計題1.（1）Verilog代碼：```verilogmodulemod12_counter(inputclk,inputrst_n,inputen,outputreg[3:0]cnt,outputcout);always@(posedgeclk)beginif(!rst_n)begincnt<=4'd0;endelseif(en)begincnt<=(cnt==4'd11)?4'd0:cnt+4'd1;endendassigncout=(cnt==4'd11)&en;endmodule```（2）典型波形：clk：周期T，上升沿觸發(fā)；rst_n：初始低電平，t1時刻拉高；en：t1后保持高電平；cnt：t1后從0開始遞增，到11時歸零；cout：cnt=11且en=1時高電平，持續(xù)1個clk周期。2.（1）VHDL狀態(tài)機設計：```vhdllibraryIEEE;useIEEE.STD_LOGIC_1164.ALL;useIEEE.STD_LOGIC_UNSIGNED.ALL;entitytraffic_lightisport(clk:instd_logic;rst_n:instd_logic;M_light:outstd_logic_vector(1downto0);-00:紅,01:黃,10:綠S_light:outstd_logic_vector(1downto0));endtraffic_light;architectureBehavioraloftraffic_lightistypestate_typeis(S0,S1,S2,S3);signalcurrent_state,next_state:state_type;signalcount:std_logic_vector(25downto0);-50MHz時鐘，20秒需計數(shù)1e9次（2^30≈1e9，此處簡化為26位）begin-狀態(tài)轉移邏輯state_trans:process(clk,rst_n)beginifrst_n='0'thencurrent_state<=S0;count<=(others=>'0');elsifrising_edge(clk)thencurrent_state<=next_state;-各狀態(tài)計時casecurrent_stateiswhenS0=>ifcount=1000000000then-20秒（50MHz=5e7次/秒，20秒=1e9次）count<=(others=>'0');elsecount<=count+1;endif;whenS1=>ifcount=150000000then-3秒（1.5e8次）count<=(others=>'0');elsecount<=count+1;endif;-S2、S3計時類似，略whenothers=>null;endcase;endif;endprocess;-下一個狀態(tài)判斷next_state_logic:process(current_state,count)begincasecurrent_stateiswhenS0=>ifcount=1000000000thennext_state<=S1;elsenext_state<=S0;endif;whenS1=>ifcount=150000000thennext_state<=S2;elsenext_state<=S1;endif;whenS2=>ifcount=750000000then-15秒（7.5e8次）next_state<=S3;elsenext_state<=S2;endif;whenS3=>ifcount=150000000thennext_state<=S0;elsenext_state<=S3;endif;endcase;endprocess;-輸出邏輯（摩爾型）output_logic:process(current_state)begincasecurrent_stateiswhenS0=>M_light<="10";S_light<="00";-M綠，S紅whenS1=>M_light<="01";S_light<="00";-M黃，S紅whenS2=>M_light<="00";S_light<="10";-M紅，S綠whenS3=>M_light<="00";S_light<="01";-M紅，S黃endcase;endprocess;endBehavioral;```（2）狀態(tài)編碼選擇格雷碼：相鄰狀態(tài)僅有1位不同，可減少狀態(tài)切換時的毛刺，降低EMI干擾，同時減少因亞穩(wěn)態(tài)導致的錯誤（尤其在跨時鐘域場景中）。3.（1）波特率發(fā)生器分頻系數(shù)計算：波特率=9600bps，時鐘頻率=50MHz=50,000,000Hz，每個波特周期=1/9600≈104.1667μs。分頻系數(shù)N=時鐘頻率/波特率=50,000,000/9600≈5208.33，取整數(shù)5208（實際中需根據(jù)誤差調(diào)整，此處取5208）。（2）Verilog核心代碼：```verilogmoduleuart_tx(inputclk,inputrst_n,input[7:0]data_in,inputsend_en,outputregtx,outputregbusy);parameterBAUD_DIV=5208;-9600波特率分頻系數(shù)reg[12:0]baud_cnt;-13位計數(shù)器（2^13=8192>5208）reg[3:0]bit_cnt;-0~9（起始位+8數(shù)據(jù)位+停止位）reg[8:0]shift_reg;-起始位（0）+8數(shù)據(jù)位//波特率計數(shù)器always@(posedgeclk)beginif(!rst_n)beginbaud_cnt<=0;endelseif(busy)beginbaud