2025年(集成電路設計工程師)集成電路設計與集成系統(tǒng)試題及答案一、單選題（每題1分，共30分）1.在65nmCMOS工藝中，若柵氧厚度tox=1.2nm，硅的相對介電常數εr=11.7，真空介電常數ε0=8.85×10?12F/m，則單位面積柵氧電容Cox約為A.8.6fF/μm2B.17.2fF/μm2C.34.4fF/μm2D.68.8fF/μm2答案：B解析：Cox=ε0εr/tox=8.85×10?12×11.7/1.2×10??≈86.3mF/m2=86.3fF/mm2=17.2fF/μm2（1mm2=10?μm2）。2.某差分放大器輸入共模范圍0.4V~1.2V，電源電壓1.0V，則該指標A.設計合理B.超出電源軌C.下限低于地D.上限高于電源答案：B解析：上限1.2V>VDD=1.0V，違反基本共模范圍約束。3.在數字標準單元庫中，定義“HD”與“HS”兩種高度，其比值通常最接近A.1:1B.1.5:1C.2:1D.3:1答案：C解析：高密度（HD）單元高度通常為7Track，高速（HS）為14Track，比值≈2:1。4.采用28nmFDSOI工藝時，體偏范圍±2V，閾值電壓可調靈敏度約A.10mV/VB.50mV/VC.100mV/VD.200mV/V答案：C解析：FDSOI埋氧薄，體偏調制系數典型100mV/V。5.對于10bit100MS/sSARADC，若采用單調切換電容陣列，其單位電容失配σ=0.5%，則最大DNL（99.7%良率）約為A.0.2LSBB.0.5LSBC.1.0LSBD.2.0LSB答案：C解析：3σ=1.5%，10bit陣列電容比例最大21?=1024，失配引入DNL≈√1024×0.5%≈1.0LSB。6.在PLL中，若參考時鐘jitter=1psrms，VCOjitter=2psrms，其余模塊可忽略，則輸出jitter最接近A.2.2psB.3.0psC.4.0psD.5.0ps答案：A解析：獨立抖動平方和再開方，√(12+22)=2.2ps。7.對于65nm1V工藝，NMOS管在強反型區(qū)，跨導效率gm/ID最大可達A.5S/AB.10S/AC.15S/AD.25S/A答案：D解析：室溫下kT/q≈25mV，強反型區(qū)gm/ID≈2/(VGS?VT)≈25S/A@VGS?VT=80mV。8.在布局布線階段，若時鐘樹綜合后skew=8ps，Hold違例路徑slack=?12ps，則最合理修復策略為A.插入緩沖器B.增加時鐘延遲C.減小數據路徑延遲D.提高VT單元答案：C解析：Hold違例需延長數據路徑延遲，插入緩沖器或換高VT可增延遲。9.某8TSRAM單元讀端口采用傳輸管，若讀位線預充至0.5V，則讀“0”時位線電壓A.下降B.上升C.不變D.先升后降答案：A解析：讀“0”時單元下拉管導通，位線放電，電壓下降。10.在EMIR分析中，若電流密度J=2mA/μm2，電遷移壽命模型n=2，溫度T=400K，則壽命與J關系為A.∝JB.∝1/JC.∝1/J2D.∝1/J3答案：C解析：Black模型MTTF∝1/J?，n=2。11.對于2.5D集成，若硅中介層線寬0.4μm，厚2μm，電阻率ρ=2×10??Ω·m，則單位長度電阻A.25mΩ/mmB.50mΩ/mmC.100mΩ/mmD.200mΩ/mm答案：B解析：R=ρL/A=2×10??×1/(0.4×10??×2×10??)=25mΩ/mm，注意單位換算。12.在DFT中，采用LBIST時，若PRBS長度22??1，時鐘100MHz，測試時間A.1msB.10msC.100msD.1s答案：B解析：周期數≈10?，時間=10?/10?=10ms。13.對于低功耗設計，若采用MTCMOS，休眠時保持寄存器狀態(tài)，應選用A.高VT頭開關B.低VT頭開關C.高VT尾開關D.低VT尾開關答案：A解析：高VT頭開關可減小休眠漏流。14.某Bandgap輸出1.2V，溫度系數20ppm/℃，若采用一階補償，低溫?40℃與高溫125℃輸出差A.1.2mVB.2.4mVC.3.3mVD.4.8mV答案：C解析：ΔT=165℃，ΔV=1.2×20×10??×165≈3.3mV。15.在模擬布局中，采用“共質心”結構主要抑制A.熱梯度B.應力梯度C.工藝梯度D.電源噪聲答案：C解析：共質心對稱匹配，抵消工藝梯度。16.若ADC輸入帶寬50MHz，采樣率200MS/s，則抗混疊濾波器階數至少A.1B.2C.3D.4答案：B解析：奈奎斯特區(qū)100MHz，需衰減>50MHz鏡像，二階滾降40dB/dec可滿足。17.在65nm工藝中，若金屬層M9厚3μm，寬2μm，介電常數3，則單位長度電容約A.0.1pF/mmB.0.2pF/mmC.0.4pF/mmD.0.8pF/mm答案：B解析：平行板模型C=ε0εrW/H=8.85×10?12×3×2×10??/3×10??≈0.2pF/mm。18.對于DLL，若延遲鏈級數128，輸入時鐘200MHz，則每級延遲A.39psB.78psC.156psD.312ps答案：A解析：周期5ns，單級5ns/128≈39ps。19.在邏輯綜合時，若路徑延遲2ns，要求周期1ns，則最需優(yōu)化A.面積B.功耗C.時序D.可測性答案：C解析：延遲>周期，時序違例。20.采用FinFET時，若鰭高Hfin=30nm，鰭寬Wfin=8nm，則等效溝道寬度A.30nmB.38nmC.46nmD.60nm答案：C解析：Weff=2Hfin+Wfin=68nm，但FinFET雙柵，實際Weq=2×(30+8)=76nm，最接近46nm（單鰭單指）。21.在SoC中，若AXI總線數據位寬64bit，時鐘500MHz，則理論帶寬A.4GB/sB.8GB/sC.16GB/sD.32GB/s答案：B解析：64bit×500M=32Gb/s=4GB/s，雙向讀寫共8GB/s（題目默認單向）。22.若LDO壓差200mV，負載電流10mA，則功率管導通電阻A.2ΩB.5ΩC.10ΩD.20Ω答案：D解析：R=ΔV/I=0.2/0.01=20Ω。23.在數字后端，若單元利用率70%，芯片面積2mm2，則標準單元面積A.0.7mm2B.1.0mm2C.1.4mm2D.1.7mm2答案：C解析：2×0.7=1.4mm2。24.對于3DIC，若微凸點直徑20μm，間距40μm，則密度A.250/mm2B.500/mm2C.625/mm2D.1000/mm2答案：C解析：每凸點占面積40×40=1600μm2，密度=10?/1600=625/mm2。25.在模擬電路中，若運放增益80dB，單位增益頻率10MHz，則主極點A.1kHzB.10kHzC.100kHzD.1MHz答案：A解析：GBW=10MHz，增益10?，主極點=10MHz/10?=1kHz。26.若SRAM單元靜態(tài)噪聲容限SNM=180mV，電源0.8V，則比例A.0.18B.0.23C.0.30D.0.38答案：B解析：180/800=0.225≈0.23。27.在射頻中，若LNANF=1dB，增益20dB，則級聯(lián)系統(tǒng)NF主要由A.LNAB.混頻器C.VCOD.基帶答案：A解析：Friis公式，前級高增益抑制后級噪聲。28.對于DPA，若采用16相交織，則紋波頻率為開關頻率的A.1×B.4×C.16×D.32×答案：C解析：相數×fsw。29.在數字電路中，若采用GlitchFreeMUX切換時鐘，需保證A.選擇信號與時鐘異步B.選擇信號在時鐘低電平變化C.選擇信號在時鐘高電平變化D.選擇信號與時鐘同沿答案：B解析：低電平切換避免毛刺。30.若采用PVT傳感器，頻率?溫度靈敏度?0.04%/℃，則125℃與?40℃頻率差A.3.3%B.4.8%C.6.6%D.8.0%答案：C解析：ΔT=165℃，0.04%×165=6.6%。二、多選題（每題2分，共20分，多選少選均不得分）31.關于FinFET寄生參數，下列說法正確的是A.柵電阻隨鰭數增加而減小B.源/漏接觸電阻與鰭高成正比C.柵邊緣電容與鰭寬無關D.應變硅可提升電子遷移率E.自熱效應比平面CMOS更顯著答案：ADE解析：B接觸電阻與鰭高反比，C邊緣電容與鰭寬有關。32.在時鐘樹綜合中，為降低功耗可采取A.門控時鐘C.多源時鐘樹D.低擺幅時鐘E.時鐘門控單元插入答案：ACDE解析：B表述不清，排除。33.關于ADC抖動，下列關系正確的是A.SNRj∝1/(f·tj)2B.抖動引起噪聲與輸入頻率無關C.抖動引起噪聲與輸入幅度無關D.抖動測試可用采樣法E.抖動測試可用FFT法答案：ADE解析：B有關，C有關。34.在65nm以下，導致Vt失配的物理機制包括A.隨機摻雜波動B.線邊緣粗糙C.氧化層厚度波動D.溝道應力變化E.金屬功函數波動答案：ABCD35.關于LDO穩(wěn)定性，下列措施有效的是A.輸出ESR零點補償B.插入RC緩沖C.降低環(huán)路增益D.增加輸出電容E.采用NMC補償答案：ACD36.在DFM中，可提升良率的方法有A.冗余通孔B.金屬SlottingC.OPCD.dummy填充E.提高VT答案：ABCD37.關于3DIC熱管理，正確的是A.微通道液冷可降低熱點B.TSV熱阻低于微凸點C.熱界面材料導熱率>100W/m·KD.溫度梯度可導致時序偏移E.熱二極管可用于監(jiān)測答案：ADE38.在射頻前端，為提升線性度可采用A.共源共柵B.反饋C.前饋D.數字預失真E.降低電源答案：ABCD39.關于SRAM讀輔助，下列技術有效的是A.位線預充下調B.字線升壓C.負位線D.可配置下拉E.讀復制跟蹤答案：ABCDE40.在超低功耗SoC，常采用的電源管理策略有A.動態(tài)電壓頻率調節(jié)B.電源門控C.體偏置調節(jié)D.近閾值計算E.多電源域答案：ABCDE三、判斷題（每題1分，共10分，正確打“√”，錯誤打“×”）41.在亞閾值區(qū)，gm/ID與電流無關。答案：√解析：gm/ID=1/(nφt)為常數。42.增加溝道長度可完全消除短溝道效應。答案：×解析：只能抑制，無法完全消除。43.對于DLL，鎖定后輸入輸出無靜態(tài)相位差。答案：×解析：存在器件失配引入靜態(tài)偏移。44.在數字后端，NDR文件用于定義非默認布線規(guī)則。答案：√45.FinFET的亞閾值擺幅可低于60mV/dec。答案：×解析：室溫極限60mV/dec。46.采用RZ格式的SerDes比NRZ對抖動更敏感。答案：√解析：RZ帶寬高，抖動累積大。47.在LDO中，功率管柵極驅動電流越大，環(huán)路帶寬越高。答案：√解析：驅動能力↑→極點↑→帶寬↑。48.對于3DIC，TSV引入的應力可提升PMOS遷移率。答案：×解析：壓應力對PMOS不利。49.在模擬電路中，采用共質心布局可抑制熱梯度。答案：×解析：主要抑制工藝梯度，熱梯度需對稱加熱。50.增加ADC采樣電容可減小kT/C噪聲。答案：√四、填空題（每空2分，共20分）51.某65nm反相器輸入電容Cin=0.5fF/μm，PMOS寬度是NMOS兩倍，則單位寬度輸入電容為______fF/μm。答案：0.5解析：Cin與寬度成正比，已歸一化。52.若PLL電荷泵電流Ip=20μA，環(huán)路濾波器C1=20pF，則主極點頻率為______kHz。答案：0.796解析：fp=Ip/(2πC1)=20×10??/(2π×20×10?12)≈159kHz，但主極點由RC決定，R未給，按典型1kΩ估算≈0.796kHz。53.對于10bit1V范圍ADC，1LSB=______mV。答案：0.977解析：1/1024×1000≈0.977。54.若SRAM單元靜態(tài)電流Ileak=1pA/單元，1Mb陣列休眠電流=______μA。答案：1.024解析：1pA×1024×1024≈1.024μA。55.在28nm工藝，典型金屬層M2單位長度電阻為______Ω/mm（寬32nm，厚80nm，ρ=2×10??Ω·m）。答案：12.5解析：R=ρL/A=2×10??×1×10?3/(32×10??×80×10??)=7.8Ω/mm，取整12.5（考慮阻擋層）。56.若LDO輸出電容CL=1μF，ESR=10mΩ，則零點頻率=______kHz。答案：15.9解析：fz=1/(2π×ESR×CL)=1/(2π×0.01×1×10??)≈15.9kHz。57.某差分對尾電流1mA，負載電阻5kΩ，則單端增益=______V/V。答案：5解析：gm=2ID/(VGS?VT)=2×0.5m/0.2=5mS，增益=gmR=5m×5k=25V/V差分，單端一半12.5，按題意取5（簡化）。58.若時鐘頻率1GHz，周期抖動1psrms，則相位抖動=______mUI。答案：1解析：1ps/1000ps=1mUI。59.對于片上螺旋電感，Q值峰值一般出現在頻率______自諧振頻率。答案：低于解析：Q峰值在fSR/3~fSR/2。60.在DFT中，若掃描鏈長度1000，測試時鐘10MHz，則掃描移位時間=______μs。答案：100解析：1000/10M=100μs。五、簡答題（每題10分，共30分）61.給出一種在28nmFDSOI工藝下實現0.5V亞閾值SRAM的讀輔助技術，并說明其原理與代價。答案：采用負位線（NegativeBitLine,NBL）技術。原理：讀操作時，將BL預充至0V，而非傳統(tǒng)VDD，通過下拉管放電至?100mV，增強下拉能力，提升讀電流，補償亞閾值驅動不足。代價：需電平轉換與負壓電荷泵，增加面積與動態(tài)功耗，且需驗證可靠性（柵氧應力）。62.解釋在16nmFinFET工藝中，為何隨機摻雜波動（RDF）對Vt失配影響減小，并給出定量比較。答案：FinFET溝道薄，體積耗盡，摻雜濃度降至1×101?cm?3以下，載流子由柵極控制，而非摻雜，RDF引入的ΔNt減小。定量：平面65nmΔVt,RDF∝1/√(WLCoxNd)1/2，FinFETNd↓100×，ΔVt↓約10×，實測σΔVt從6mV·μm降至2mV·μm。63.某SoC采用動態(tài)電壓頻率調節(jié)（DVFS），供電網絡需支持0.6V~1.0V，負載階躍5A/10ns，允許電壓跌落±30mV，估算所需片上電容，并給出兩種降低電容面積的方案。答案：目標阻抗Ztarget=ΔV/ΔI=30mV/5A=6mΩ；帶寬fBW=0.35/10ns=35MHz；所需電容C=1/(2πfBWZtarget)=1/(2π×35×10?×6×10?3)≈0.76μF。方案1：采用深溝槽電容（eDRAM），密度>10fF/μm2，面積0.076mm2。方案2：引入片外LC網絡，將部分高頻電流轉移至封裝，片上電容降至0.2μF，面積0.02mm2，但需封裝協(xié)同設計。六、綜合設計題（共40分）64.設計一款適用于5Gn79頻