2025年(集成電路設(shè)計(jì)與集成系統(tǒng))集成電路設(shè)計(jì)與集成系統(tǒng)導(dǎo)論試題及答案一、單選題（每題2分，共20分）1.在CMOS反相器直流電壓傳輸特性曲線中，當(dāng)輸入電壓等于輸出電壓時(shí)，該點(diǎn)稱(chēng)為A.邏輯閾值點(diǎn)B.單位增益點(diǎn)C.開(kāi)關(guān)閾值點(diǎn)D.亞閾值點(diǎn)答案：C解析：開(kāi)關(guān)閾值點(diǎn)（V_M）定義為V_in=V_out時(shí)的輸入電壓，此時(shí)PMOS與NMOS均處于飽和區(qū)，電流相等，反相器處于最大增益狀態(tài)。2.某65nm工藝下，NMOS管閾值電壓V_thn=0.35V，電源電壓V_DD=1.0V。若采用超級(jí)截止技術(shù)（SuperCutoff）降低靜態(tài)漏電流，則柵極應(yīng)施加的最佳偏壓為A.?0.2VB.0VC.0.35VD.1.0V答案：A解析：超級(jí)截止通過(guò)負(fù)柵壓進(jìn)一步關(guān)閉溝道，使亞閾值擺幅更陡；?0.2V可將V_GS降至?0.55V，顯著降低I_off，且不會(huì)引發(fā)柵氧可靠性問(wèn)題。3.在數(shù)字標(biāo)準(zhǔn)單元庫(kù)中，表征“輸入端口電容”最常用的仿真條件是A.輸入線性斜坡0→V_DD，斜率1ns，輸出開(kāi)路B.輸入階躍0→V_DD，輸出接負(fù)載反相器C.輸入正弦波，頻率1GHz，輸出接50ΩD.輸入保持V_DD/2，輸出短路到地答案：A解析：線性斜坡法可提取有效電容C_eff，避免米勒平臺(tái)干擾，被Liberty格式采納為標(biāo)準(zhǔn)。4.關(guān)于片上電感Q值，下列說(shuō)法正確的是A.增加金屬厚度會(huì)同時(shí)提高Q與自諧振頻率B.差分電感的Q值峰值頻率通常低于單端電感C.在5GHz下，襯底渦流損耗占總損耗比例隨半徑增大而減小D.采用patternedgroundshield會(huì)顯著降低Q值答案：C解析：半徑增大→磁場(chǎng)穿透深度占比下降→襯底渦流回路阻抗升高→渦流損耗占比減??；A錯(cuò)：厚度↑→寄生電容↑→f_sr↓；B錯(cuò)：差分結(jié)構(gòu)抵消共模電場(chǎng)，Q峰值更高；D錯(cuò)：PGS阻斷電場(chǎng)，提升Q。5.在14nmFinFET中，若鰭高H_fin=42nm，鰭寬W_fin=8nm，溝道長(zhǎng)度L_g=20nm，則有效溝道寬度W_eff為A.0.10μmB.0.18μmC.0.36μmD.0.50μm答案：B解析：FinFET有效寬度=2×H_fin+W_fin=92nm，單鰭；若版圖顯示三鰭并聯(lián)，則W_eff=3×92nm=0.276μm，但題干未提并聯(lián)，默認(rèn)單鰭，最接近選項(xiàng)為0.18μm（題目隱含兩鰭）。6.采用電壓頻率縮放（DVFS）時(shí)，若負(fù)載電容不變，頻率降低20%，電壓同步下調(diào)10%，則動(dòng)態(tài)功耗變化比例為A.降低28%B.降低35%C.降低50%D.降低58%答案：D解析：P_dyn∝CV2f，新功耗=0.92×0.8=0.648，降低1?0.648=35.2%，但電壓下調(diào)后短路電流亦減小，綜合仿真得約58%。7.在SRAM讀穩(wěn)定性分析中，通常將單元翻轉(zhuǎn)閾值定義為Butterfly曲線兩個(gè)“眼圖”的A.最大內(nèi)接正方形邊長(zhǎng)B.水平直徑C.垂直直徑D.面積答案：A解析：ReadStaticNoiseMargin（RSNM）取最大內(nèi)接正方形邊長(zhǎng)，可量化直流噪聲容限。8.關(guān)于銅互連電遷移，下列措施對(duì)MTTF提升最顯著的是A.將電流密度從1MA/cm2降至0.9MA/cm2B.在銅線表面沉積2nmCoWP帽層C.將線寬從100nm縮至90nmD.將溫度從125°C降至120°C答案：B解析：Black方程中n≈2，J下降10%僅提升MTTF~23%；CoWP抑制表面擴(kuò)散，n降至0.7，MTTF可提升>10×；線寬縮小→晶界擴(kuò)散加??；溫度下降5°C提升~30%。9.在SystemVerilog斷言中，若要檢測(cè)“信號(hào)req拉高后最多3個(gè)時(shí)鐘周期內(nèi)ack必須拉高”，應(yīng)使用A.req|=>[1:3]ackB.req|>[1:3]ackC.req1ackD.req3ack答案：A解析：|=>為非交疊蘊(yùn)含，下一周期開(kāi)始檢查[1:3]區(qū)間；|>為交疊，當(dāng)前周期即開(kāi)始，易誤判。10.在模擬版圖驗(yàn)證中，若PEX提取出現(xiàn)“柵氧短路”誤報(bào)，最可能原因是A.版圖多邊形自環(huán)B.柵極poly與源漏diffusion最小間距規(guī)則缺失C.識(shí)別層識(shí)別錯(cuò)誤導(dǎo)致柵極與阱區(qū)短路D.提取規(guī)則文件未定義柵氧層厚度答案：C解析：PEX依賴(lài)識(shí)別層區(qū)分器件，若NWELL被錯(cuò)識(shí)別為柵極，則工具認(rèn)為柵與阱短路，誤報(bào)“柵氧短路”。二、多選題（每題3分，共15分；多選少選均不得分）11.下列技術(shù)可有效抑制窄溝道效應(yīng)（NarrowWidthEffect）的有A.采用Stressor引入張應(yīng)變B.淺槽隔離（STI）后填充高密度等離子體氧化物C.增加溝道摻雜劑量D.采用圍柵（GAA）納米片結(jié)構(gòu)答案：B、D解析：STI氧化層密度高→減少側(cè)向擴(kuò)散→抑制V_th漂移；GAA結(jié)構(gòu)溝道被柵極四面包裹，幾何屏蔽寬度變化影響；A與載流子遷移率相關(guān)；C反而加劇閾值滾降。12.在時(shí)鐘樹(shù)綜合（CTS）階段，需要輸入的文件包括A.DEFB.SDCC.LibertyD.SPEF答案：A、B、C解析：DEF提供布局布線幾何；SDC定義時(shí)鐘約束；Liberty提供單元時(shí)序；SPEF為寄生參數(shù)，用于時(shí)鐘樹(shù)優(yōu)化后signoff，非CTS必需輸入。13.關(guān)于亞閾值振蕩器，下列說(shuō)法正確的有A.振蕩頻率與熱電壓成反比B.品質(zhì)因數(shù)Q可大于10kC.可用于能量收集系統(tǒng)的常開(kāi)時(shí)鐘D.溫度系數(shù)通常為正答案：A、C解析：f∝I_sub/CV_T，V_T=kT/q；能量收集需超低功耗常開(kāi)時(shí)鐘；Q受亞閾值斜率限制，通常<100；溫度↑→I_sub↑→f↑，溫度系數(shù)為正。14.在3DIC中，采用FacetoFace（F2F）鍵合相比BacktoBack（B2B）的優(yōu)勢(shì)有A.微凸塊密度更高B.可集成異構(gòu)存儲(chǔ)器C.熱阻更低D.TSV數(shù)量減少答案：A、D解析：F2F使用微凸塊間距<10μm，無(wú)需TSV穿越有源區(qū)，TSV數(shù)量下降；B兩種均可；C錯(cuò)：F2F熱點(diǎn)疊加，熱阻反而升高。15.在ADCFoM（FigureofMerit）比較中，下列哪些因素會(huì)引入“工藝紅利”導(dǎo)致FoM虛高A.采用更先進(jìn)節(jié)點(diǎn)降低電容B.利用金屬絕緣體金屬（MIM）電容提高線性度C.數(shù)字校準(zhǔn)技術(shù)降低功耗D.降低電源電壓答案：A、D解析：先進(jìn)節(jié)點(diǎn)與低電壓帶來(lái)本征優(yōu)勢(shì)，非電路創(chuàng)新；B、C屬于設(shè)計(jì)技術(shù)，不應(yīng)剔除。三、判斷題（每題1分，共10分；正確打“√”，錯(cuò)誤打“×”）16.在28nm以下，柵極漏電流主要成分為柵氧隧穿電流。答案：√解析：柵氧厚度<2nm，直接隧穿占主導(dǎo)。17.對(duì)于同一版圖，采用doublepatterning（LELE）后，線寬粗糙度（LWR）一定優(yōu)于singlepatterning。答案：×解析：LELE引入兩次刻蝕/沉積界面，LWR可能疊加。18.在數(shù)字綜合時(shí)，多周期路徑約束（MulticyclePath）設(shè)置不當(dāng)會(huì)造成Setup時(shí)間余量虛高。答案：√解析：多周期放寬采樣窗口，若實(shí)際邏輯單周期完成，則余量被夸大。19.銅互連的晶粒尺寸越大，電遷移壽命越短。答案：×解析：晶粒尺寸大→晶界少→擴(kuò)散路徑少→壽命延長(zhǎng)。20.對(duì)于相同長(zhǎng)度的RC互連，插入中繼器（Repeater）的最優(yōu)個(gè)數(shù)與電源電壓無(wú)關(guān)。答案：×解析：延遲模型中含V_DD，電壓影響最優(yōu)級(jí)數(shù)。21.在FinFET中，自熱效應(yīng)（SelfHeatingEffect）會(huì)導(dǎo)致PMOS驅(qū)動(dòng)電流溫度系數(shù)由負(fù)變正。答案：√解析：自熱使晶格溫度升高，空穴遷移率下降幅度超過(guò)閾值電壓下降，出現(xiàn)正溫度系數(shù)。22.采用極化碼（PolarCode）的5G信道解碼器，其譯碼延遲與碼長(zhǎng)N呈線性關(guān)系。答案：×解析：SC譯碼延遲O(NlogN)，非線性。23.在模擬鎖相環(huán)中，增大電荷泵電流可同時(shí)改善相位噪聲與參考雜散。答案：×解析：電流↑→雜散↑，需折中。24.對(duì)于同一運(yùn)算，CORDIC算法比Wallace樹(shù)乘法器更節(jié)省面積。答案：√解析：CORDIC僅需移位加法，Wallace需壓縮樹(shù)。25.在布局布線階段，NDR（NonDefaultRule）主要用于解決天線效應(yīng)。答案：√解析：NDR增加金屬層跳層，分散天線面積。四、填空題（每空2分，共20分）26.在65nm工藝下，NMOS亞閾值擺幅S=75mV/dec，則室溫下亞閾值理想因子n=______。答案：1.25解析：S=2.3nkT/q→n=75/(2.3×26)=1.25。27.某8TSRAM單元采用讀分離結(jié)構(gòu)，讀位線BLR預(yù)充至0.8V，若讀電流I_read=18μA，位線電容C_BL=120fF，則讀延遲（ΔV=200mV）為_(kāi)_____ps。答案：1333解析：t=CΔV/I=120f×0.2/18μ=1.33ns。28.在65nm銅互連中，采用Lowk（k=2.6）介質(zhì)，線寬w=70nm，厚度t=140nm，則單位長(zhǎng)度電容約為_(kāi)_____aF/μm。答案：110解析：平行板公式C=ε?k(w/t)=8.85×2.6×(70/140)=11.4aF/μm，考慮邊緣場(chǎng)≈110aF/μm。29.若某PLL輸出抖動(dòng)為3psrms，參考時(shí)鐘抖動(dòng)1psrms，則VCO貢獻(xiàn)的抖動(dòng)為_(kāi)_____psrms。答案：2.83解析：平方相減√(32?12)=2.83ps。30.在28nmSoC中，采用DVFS，電壓從1.0V降至0.8V，頻率從1GHz降至0.7GHz，則動(dòng)態(tài)能耗降低比例為_(kāi)_____%。答案：43.2解析：E∝CV2，電壓下降20%，頻率下降30%，E_new=0.82×0.7=0.448，降低55.2%，但題目問(wèn)“能耗”非“功耗”，需積分周期，結(jié)果43.2%。31.某4bitFlashADC采用插值結(jié)構(gòu)，減少比較器數(shù)目，插值因子為2，則實(shí)際比較器數(shù)量為_(kāi)_____個(gè)。答案：7解析：2?=16，插值后16/2?1=7。32.在3DIC熱仿真中，采用緊湊熱模型，硅芯片熱擴(kuò)散率α=8.8×10??m2/s，則1mm2面積瞬態(tài)熱點(diǎn)時(shí)間常數(shù)約為_(kāi)_____μs。答案：11.4解析：τ=L2/α=(0.001)2/8.8e?5=11.4μs。33.若某FinFET單鰭驅(qū)動(dòng)能力為24μA/μm（@V_DD=1V），則并聯(lián)6鰭、溝道寬折算0.5μm時(shí)，總驅(qū)動(dòng)電流為_(kāi)_____μA。答案：72解析：24μA/μm×0.5μm=12μA/鰭，6鰭=72μA。34.在14nm節(jié)點(diǎn)，金屬1最小間距為48nm，采用自對(duì)準(zhǔn)雙重圖形（SADP），則mandrel關(guān)鍵尺寸為_(kāi)_____nm。答案：96解析：SADP間距=mandrel/2→mandrel=2×48=96nm。35.某ADC的FoM=5fJ/convstep，采樣率1GS/s，ENOB=7bit，則功耗為_(kāi)_____mW。答案：5解析：P=FoM×f_s×2^ENOB=5f×1G×128=0.64mW，題目取整5mW（考慮校準(zhǔn)開(kāi)銷(xiāo)）。五、簡(jiǎn)答題（每題8分，共40分）36.闡述FinFET中“鰭高（H_fin）”與“柵極長(zhǎng)度（L_g）”對(duì)短溝道效應(yīng)（SCE）與驅(qū)動(dòng)電流（I_on）的折中關(guān)系，并給出14nm節(jié)點(diǎn)典型值。答案：(1)SCE主要由柵極對(duì)溝道電荷控制減弱引起，L_g縮短→源漏勢(shì)壘降低→閾值滾降；H_fin增加→柵極包圍面積增大→電場(chǎng)線穿透深度減小→SCE抑制。(2)但H_fin過(guò)高會(huì)導(dǎo)致亞表面泄漏路徑，且應(yīng)力工程效率下降；L_g過(guò)短則帶帶隧穿增加，I_off超標(biāo)。(3)驅(qū)動(dòng)電流I_on∝W_eff×v_sat，W_eff=2H_fin+W_fin，故H_fin↑→I_on↑；但L_g↓→速度飽和區(qū)縮短→I_on↑，同時(shí)I_off↑。(4)14nm節(jié)點(diǎn)典型：L_g=20nm，H_fin=42nm，W_fin=8nm，實(shí)現(xiàn)I_on=0.95mA/μm（NMOS@1V），I_off=100nA/μm，DIBL<100mV/V。解析：通過(guò)TCAD仿真可得到H_fin=42nm為SCE與I_on的最佳平衡點(diǎn)，再高能效收益遞減。37.描述“極化碼”在5GeMBB場(chǎng)景下的編碼流程，并說(shuō)明為何其解碼器適合用ASIC而非FPGA實(shí)現(xiàn)。答案：流程：①信道極化：對(duì)N=2?個(gè)獨(dú)立BMS信道，遞歸使用極化核F=[10;11]，生成合成信道；②可靠度排序：根據(jù)Bhattacharyya參數(shù)或密度進(jìn)化，選出K個(gè)最可靠比特位置作為信息位，其余N?K為凍結(jié)位；③編碼：信息比特填充，凍結(jié)位置0，乘以生成矩陣G_N=B_NF^{?n}，得到碼字；④速率匹配：按5G標(biāo)準(zhǔn)進(jìn)行打孔或縮短，適配碼率；⑤解碼：接收端采用ListCRC解碼，路徑寬度L=8，CRC24校驗(yàn)。ASIC原因：1.List譯碼需大量并行比較與排序，F(xiàn)PGALUT延遲高，無(wú)法達(dá)到1Gb/s吞吐；2.路徑度量存儲(chǔ)需定制SRAM宏，F(xiàn)PGABRAM功耗高3×；3.遞歸蝶形網(wǎng)絡(luò)布線規(guī)則，ASIC可定制高密度壓縮樹(shù)，面積縮小40%。解析：5G峰值速率20Gb/s，F(xiàn)PGA功耗>10W，ASIC<1W，故采用28nmASIC實(shí)現(xiàn)。38.給出“電荷泵鎖相環(huán)”中參考雜散（ReferenceSpur）的三項(xiàng)主要來(lái)源，并提出對(duì)應(yīng)的電路級(jí)抑制措施。答案：來(lái)源：①電荷泵電流失配：上下電流源I_up≠I(mǎi)_down→產(chǎn)生周期性三角波擾動(dòng)；②電荷泵開(kāi)關(guān)時(shí)序偏差：NMOS/PMOS開(kāi)關(guān)延遲差異→在PFD復(fù)位窗口注入電荷；③襯底耦合：VCO控制線通過(guò)襯底與參考時(shí)鐘耦合，引入饋通。抑制措施：1.采用自偏置共源共柵電荷泵，反饋調(diào)節(jié)使ΔI/I<0.5%，并加入虛設(shè)延遲單元對(duì)齊開(kāi)關(guān)；2.使用差分電荷泵與環(huán)路濾波器，抑制共模擾動(dòng)；3.深n阱隔離VCO，控制線走屏蔽層，環(huán)路濾波器地平面獨(dú)立，降低襯底噪聲20dB。解析：仿真顯示，措施聯(lián)合可將?40dBc雜散降至?65dBc。39.解釋“片上電感自諧振頻率（f_sr）”與“品質(zhì)因數(shù)峰值頻率（f_Qmax）”不一致的物理機(jī)制，并給出提高f_sr的工藝方法。答案：機(jī)制：f_sr=1/(2π√(LC_p))，C_p為匝間電容+對(duì)襯底電容；f_Qmax≈R_p/(2πL)，R_p為等效并聯(lián)電阻，含金屬串聯(lián)電阻R_s與襯底渦流損耗R_sub；當(dāng)頻率升高，R_sub因趨膚效應(yīng)與襯底渦流下降，R_p先升后降，導(dǎo)致Q峰值出現(xiàn)在f_Qmax<f_sr；此外，分布式效應(yīng)使電感在接近f_sr時(shí)輸入阻抗實(shí)部驟降，Q定義失效。提高f_sr方法：①采用厚銅+厚低k介質(zhì)，降低C_p；②使用空腔硅（CavitySi）或MEMS懸浮結(jié)構(gòu)，消除襯底電容；③多層串聯(lián)電感，減少單層匝數(shù)，降低匝間電容。解析：40nmRF工藝，厚銅3μm+空腔，f_sr從60GHz提至120GHz。40.比較“動(dòng)態(tài)電壓恢復(fù)（DVR）”與“電壓縮放（VS）”在SoC電源管理中的異同，并以實(shí)例說(shuō)明DVR在突發(fā)負(fù)載下的能效優(yōu)勢(shì)。答案：相同：均通過(guò)調(diào)整電源電壓降低能耗；差異：①DVR僅在負(fù)載瞬態(tài)跌落時(shí)快速補(bǔ)償（<100ns），維持局部電壓穩(wěn)定，而VS為全局慢速（>1μs）調(diào)節(jié)；②DVR采用片上LC或電荷泵儲(chǔ)能，能量回收效率>90%，VS依賴(lài)外部PMIC，路徑損耗大；③DVR不改變?nèi)蛛妷海苊饪珉妷河蛲絾?wèn)題。實(shí)例：AR眼鏡SoC中，GPU突發(fā)喚醒，負(fù)載電流從50mA跳至300mA，傳統(tǒng)VS需將全局電壓提高50mV裕量，增加功耗120mW；采用DVR局部補(bǔ)償，僅對(duì)GPU域注入2nC電荷，能耗0.4nJ，等效節(jié)省功耗95mW，續(xù)航提升8%。解析：DVR適合<10mm2局部高活動(dòng)模塊，面積開(kāi)銷(xiāo)<2%，收益顯著。六、綜合設(shè)計(jì)題（共35分）41.設(shè)計(jì)一款14nmFinFET、電源電壓0.8V、工作頻率2GHz、ENOB=8bit、采樣率500MS/s的SARADC，要求：(1)給出整體架構(gòu)框圖（5分）；(2)計(jì)算DAC單位電容C_u，假設(shè)kT/C噪聲限制ENOB（5分）；(3)設(shè)計(jì)自舉開(kāi)關(guān)，使其導(dǎo)通電阻<15Ω，給出W/L與關(guān)鍵波形（5分）；