2026/1/30西安交通大學(xué)電氣學(xué)院5.1可編程邏輯器件的發(fā)展歷程及趨勢(shì)5.2可編程邏輯器件的分類(lèi)5.3簡(jiǎn)單PLD結(jié)構(gòu)介紹

5.4復(fù)雜可編程邏輯器件CPLD

5.5現(xiàn)場(chǎng)可編程邏輯陣列FPGA

5.5.4CPLD與FPGA的區(qū)別

5可編程邏輯器件（ProgrammableLogicalDevice，PLD）ProgrammableLogicalDevice產(chǎn)生原因前面各章節(jié)中的IC器件的功能都是固定不變的,許多情況下每個(gè)IC門(mén)內(nèi)部資源只用一到兩個(gè)門(mén)。使用固定功能的IC器件設(shè)計(jì)復(fù)雜的數(shù)字系統(tǒng)，多個(gè)IC占據(jù)過(guò)大印制電路板面積，體積大、功耗大、可靠性差、保密性差、費(fèi)時(shí)費(fèi)力。若需要修改或升級(jí)系統(tǒng)，工作量增加是非常巨大的。促成了PLD的誕生。

2026/1/30西安交通大學(xué)電氣學(xué)院電子學(xué)2026/1/302026/1/30西安交通大學(xué)電氣學(xué)院電子學(xué)可編程邏輯器件的概念與特點(diǎn)

●邏輯電路的設(shè)計(jì)和測(cè)試均可在計(jì)算機(jī)上實(shí)現(xiàn)，設(shè)計(jì)成功的電路可方便地下載到

PLD，因而研制周期短、成本低、效率高，使產(chǎn)品能在極短時(shí)間內(nèi)推出。

特點(diǎn)

●

用

PLD實(shí)現(xiàn)的電路容易被修改。比如，實(shí)驗(yàn)平臺(tái)上可實(shí)現(xiàn)門(mén)→數(shù)字鐘等，維護(hù)、更新、升級(jí)很方便。

使硬件也能象軟件一樣實(shí)現(xiàn)升級(jí)，因而被認(rèn)為是硬件革命?！?/p>

PLD還具有硬件加密功能。

●應(yīng)用

PLD設(shè)計(jì)電路時(shí)，需學(xué)習(xí)配套的軟件工具。

PLD如同一張白紙或是一堆積木，由工程師規(guī)劃藍(lán)圖。2026/1/30西安交通大學(xué)電氣學(xué)院70年代80年代90年代PROM和PLA器件PAL器件GAL器件FPGA器件EPLD器件CPLD器件內(nèi)嵌復(fù)雜功能模塊HDPLDSOPC5.1可編程邏輯器件的發(fā)展歷程及趨勢(shì)90年代末到現(xiàn)在2026/1/30西安交通大學(xué)電氣學(xué)院低密度可編程邏輯器件PROM(ProgrammableReadOnlyMemory)可編程只讀存儲(chǔ)器

——70年代初PLA(ProgrammableLogicArray)可編程邏輯陣列

——70年代中PAL(ProgrammableArrayLogic)可編程陣列邏輯

——70年代末GAL(GeneticArrayLogic)通用陣列邏輯

——80年代初推出

2026/1/30西安交通大學(xué)電氣學(xué)院EPLD（可擦除可編輯邏輯器件）

ErasableProgrammableLogicDeviceCPLD(復(fù)雜可編程邏輯器件)

ComplexProgrammableLogicDeviceFPGA(現(xiàn)場(chǎng)可編程門(mén)陣列)

FieldProgrammableGateArray高密度可編程邏輯器件Xilinx的Versal

ACAP在2018開(kāi)發(fā)者大會(huì)（XDF）上，賽靈思（Xilinx）總裁及首席執(zhí)行官VictorPeng發(fā)布了基于臺(tái)積電先進(jìn)的7nm工藝的自適應(yīng)計(jì)算加速平臺(tái)——VersalACAP。面對(duì)海量的數(shù)據(jù)分析和AI的感知、認(rèn)知、推理智能，相比其他芯片F(xiàn)PGA的優(yōu)點(diǎn)是低延遲性、可編程性、低功耗。還有一款已經(jīng)量產(chǎn)的產(chǎn)品——Alveo。VictorPeng通過(guò)三點(diǎn)解讀了這款加速卡的特殊性，第一是速度快；第二是架構(gòu)和算法靈活多變；第三是容易訪問(wèn)、易于使用。2026/1/30西安交通大學(xué)電氣學(xué)院2019.9英特爾?STRATIX?10DXFPGA英特爾?Stratix?10DXFPGA和SoC支持從高速緩存一致性加速器、面向云服務(wù)提供商(CSP)的定制服務(wù)器到高性能SmartNIC的下一代高帶寬應(yīng)用。是首款支持英特爾?超級(jí)通道互聯(lián)(UPI)的FPGA，以便以直接一致性的方式與未來(lái)特定英特爾?至強(qiáng)?可擴(kuò)展處理器連接。它還包括16GbpsPCIe*Gen4x16接口，以實(shí)現(xiàn)更快速的連接。/content/www/cn/zh/products/programmable/sip/stratix-10-dx.html2026/1/30西安交通大學(xué)電氣學(xué)院電子學(xué)英特爾?Stratix?10DXFPGA簡(jiǎn)介推出英特爾?Stratix?10DXFPGA，以滿(mǎn)足您對(duì)高帶寬和不斷演變的數(shù)據(jù)中心要求。它是首款支持英特爾?超級(jí)通道互聯(lián)(UPI)、PCIeGen4x16和特定英特爾?傲騰?DC持久內(nèi)存DIMM的FPGA。請(qǐng)觀看這一視頻，了解更多信息！2019.10.9Xilinx隆重發(fā)布Vitis

統(tǒng)一軟件平臺(tái)

Vitis

開(kāi)發(fā)者網(wǎng)站：/Vitis是一款統(tǒng)一軟件平臺(tái)，無(wú)需用戶(hù)深入掌握硬件專(zhuān)業(yè)知識(shí)，即可根據(jù)軟件或算法代碼自動(dòng)適配和使用賽靈思硬件架構(gòu)。Vitis平臺(tái)不限制使用專(zhuān)有開(kāi)發(fā)環(huán)境，而是可以集成到通用的軟件開(kāi)發(fā)工具中，并利用豐富的經(jīng)優(yōu)化的開(kāi)源庫(kù)，使開(kāi)發(fā)者能夠?qū)Ｗ⒂谒惴ǖ拈_(kāi)發(fā)。Vitis也能夠通過(guò)將硬件模塊封裝成軟件可調(diào)用的函數(shù)，從而提高硬件開(kāi)發(fā)者的工作效率。8個(gè)Vitis庫(kù)提供400余種優(yōu)化的開(kāi)源應(yīng)用。Vitis平臺(tái)最具有變革意義的一層是VitisAI。2026/1/30西安交通大學(xué)電氣學(xué)院2026/1/30西安交通大學(xué)電氣學(xué)院/link?url=XlrBgzneNfuVHf6pAISEI9LzfSvxBEjMknC6eIOoElf82C4G6kpQXeXxEdPNbJT7PRbzRO-xv9NvaTmyS-VD6RAii4wFwnEU7mlXEhMI5OW——關(guān)于PLD廠家和產(chǎn)品的調(diào)查報(bào)告，主要有三家：1.Xilinx公司80年代中期；FPGA發(fā)明者2.Lattice公司（90年代初）：ISP發(fā)明者3.Altera公司（90年代初）：FLEX系列和MAX系列器件2015.6，英特爾宣布以167億美元收購(gòu)了AlteraPLD生產(chǎn)廠家2026/1/30西安交通大學(xué)電氣學(xué)院2019-2024年中國(guó)PLD、FPGA行業(yè)市場(chǎng)深度研究及發(fā)展前景投資可行性分析報(bào)告——網(wǎng)上很難找到最新統(tǒng)計(jì)圖表了！PLD市場(chǎng)份額2026/1/30西安交通大學(xué)電氣學(xué)院PLD有多種分類(lèi)方式，按PLD的集成度分類(lèi)：可編程邏輯器件PLD低密度可編程邏輯器件（LDPLD）或SPLD高密度可編程邏輯器件（HDPLD）PROMPLAPALGALEPLDCPLDFPGA按結(jié)構(gòu)分類(lèi)—主要有兩大類(lèi)1）PLD器件——基本結(jié)構(gòu)為與或陣列的器件。CPLD是基于乘積項(xiàng)（Product-Term）技術(shù)，采用熔絲或Flash或EEPROM工藝制作，配置數(shù)據(jù)掉電后不會(huì)丟失。2026/1/30西安交通大學(xué)電氣學(xué)院按結(jié)構(gòu)分類(lèi)—主要有兩大類(lèi)2）FPGA器件——FPGA采用靜態(tài)存儲(chǔ)器（SRAM）結(jié)構(gòu)，采用查找表（Look-UpTable，LUT）技術(shù)及SRAM工藝，因此，配置數(shù)據(jù)掉電丟失。FPGA的集成度高，觸發(fā)器多，多用于較大規(guī)模的設(shè)計(jì)，適合做復(fù)雜的時(shí)序邏輯、數(shù)字信號(hào)處理、各種算法等2026/1/30西安交通大學(xué)電氣學(xué)院電子學(xué)按編程方法分類(lèi)所有的CPLD器件和FPGA器件均采用CMOS技術(shù)1）熔絲（Fuse）或反熔絲（Antifuse）編程器件。PROM、PAL、PLA、Xilinx公司的XC5000系列、Actel的FPGA等器件都采用這種編程工藝。是一次性編程。2）電擦寫(xiě)的浮柵型編程元件。比如，GAL器件、ispLSI器件等。3）SRAM編程器件。Xilinx公司的FPGA是這一類(lèi)器件的代表。2026/1/30西安交通大學(xué)電氣學(xué)院2026/1/30西安交通大學(xué)電氣學(xué)院ISP功能提高設(shè)計(jì)和應(yīng)用的靈活性減少對(duì)器件的觸摸和損傷樣機(jī)制造方便支持生產(chǎn)和測(cè)試流程中的修改允許現(xiàn)場(chǎng)硬件升級(jí)迅速方便地提升功能未編程前先焊接安裝系統(tǒng)內(nèi)編程--ISP在系統(tǒng)現(xiàn)場(chǎng)重編程修改目前的HDPLD一般都可實(shí)現(xiàn)ISP2026/1/30西安交通大學(xué)電氣學(xué)院5.3低密度PLD結(jié)構(gòu)

PLD結(jié)構(gòu)包含邏輯門(mén)，可編程的連接點(diǎn)，也可能有存儲(chǔ)器或觸發(fā)器。為了使邏輯圖易于閱讀，采用了一種約定表示法。常用邏輯門(mén)符號(hào)與現(xiàn)有國(guó)標(biāo)符號(hào)的對(duì)照2026/1/30西安交通大學(xué)電氣學(xué)院

PLD簡(jiǎn)化畫(huà)法AA(a)輸入緩沖器ZABC(b)三輸入與門(mén)

(c)連接方法斷開(kāi)單元PLD器件中連接的簡(jiǎn)化畫(huà)法固定連接可編程連接或者編程后連接斷開(kāi)連接編程后斷開(kāi)PLD中與門(mén)和或門(mén)的簡(jiǎn)化畫(huà)法(a)(c)YCABCBAACBYYYCBA≥1PLD簡(jiǎn)化畫(huà)法2026/1/30西安交通大學(xué)電氣學(xué)院電子學(xué)PLD的基本結(jié)構(gòu)圖輸入電路與陣列輸出電路或陣列輸入項(xiàng)乘積項(xiàng)或項(xiàng)輸入輸出輸入緩沖電路用以產(chǎn)生輸入變量的原變量和反變量，并提供足夠的驅(qū)動(dòng)能力。

輸入緩沖電路(a)一般畫(huà)法(b)PLD中的簡(jiǎn)化畫(huà)法(a)(b)AAAAAA可編程邏輯器件的基本結(jié)構(gòu)與門(mén)陣列或門(mén)陣列乘積項(xiàng)和項(xiàng)輸入電路輸入信號(hào)互補(bǔ)輸入輸出電路輸出函數(shù)反饋輸入信號(hào)2026/1/30西安交通大學(xué)電氣學(xué)院電子學(xué)由多個(gè)多輸入與門(mén)組成，用以產(chǎn)生輸入變量的各乘積項(xiàng)。PLD的基本結(jié)構(gòu)圖輸入電路與陣列輸出電路或陣列輸入項(xiàng)乘積項(xiàng)或項(xiàng)輸入輸出CABCCABBAW7=ABCABCW0=XXXXXX與陣列的

PLD

習(xí)慣畫(huà)法可編程邏輯器件的基本結(jié)構(gòu)2026/1/30西安交通大學(xué)電氣學(xué)院電子學(xué)由圖可得

Y1=ABC+ABC+ABCY2=ABC+ABCY3=ABC+ABC例如

ABC×××Y3Y2Y1××××××●●●●●●●與陣列或陣列PLD的基本結(jié)構(gòu)圖輸入電路與陣列輸出電路或陣列輸入項(xiàng)乘積項(xiàng)或項(xiàng)輸入輸出由多個(gè)多輸入或門(mén)組成，用以產(chǎn)生或項(xiàng)，即將輸入的某些乘積項(xiàng)相加?？删幊踢壿嬈骷幕窘Y(jié)構(gòu)2026/1/30西安交通大學(xué)電氣學(xué)院

由PLD結(jié)構(gòu)可知，從輸出端可得到輸入變量的乘積項(xiàng)之和，因此可實(shí)現(xiàn)任何組合邏輯函數(shù)。如果輸出包含觸發(fā)器，就可實(shí)現(xiàn)時(shí)序邏輯函數(shù)。PLD的基本結(jié)構(gòu)圖輸入電路與陣列輸出電路或陣列輸入項(xiàng)乘積項(xiàng)或項(xiàng)輸入輸出

PLD的輸出回路因器件的不同而有所不同，但總體可分為固定輸出和可組態(tài)輸出兩大類(lèi)?？删幊踢壿嬈骷幕窘Y(jié)構(gòu)2026/1/30西安交通大學(xué)電氣學(xué)院電子學(xué)輸入緩沖

PROM只讀存儲(chǔ)器，是一種組合電路。歸類(lèi)于PLD。“與”陣列是一個(gè)固定的陣列，實(shí)現(xiàn)地址譯功能，是全地址譯碼。輸出高有效.可編程的“或”陣列是一個(gè)“存儲(chǔ)矩陣”

。編程單元：熔絲熔斷型和PN結(jié)擊穿型。只能一次性編程。O0A2

A1A0O2O1圖8.3.1PROM陣列圖????????????????????????與陣列或陣列輸出PROM的結(jié)構(gòu)與原理字線W??位線B

PROM的存儲(chǔ)單元本例的容量：8

3Bit地址譯碼器O2O1O0A2A1A0W7RRR例如A2A1A0=000,字線W0輸出1其它是0：O2O1O0=100000A2A1A0=101,字線W5輸出1其它是0：O2O1O0=001W0W1W2W3W4W5W62026/1/30西安交通大學(xué)電氣學(xué)院

PLA

PLA的與或陣列都是可以編程的。用PLA可根據(jù)邏輯函數(shù)需要產(chǎn)生乘積項(xiàng)，從而減小了陣列的規(guī)模。PLA和PALC

B

AL2L1L0圖8.4.1編程后PLA的結(jié)構(gòu)圖與陣列(可編程)或陣列(可編程)2026/1/30西安交通大學(xué)電氣學(xué)院PALPAL的結(jié)構(gòu)如圖8.4.2，其與陣列是可編程的，而或陣列是固定的。一次性溶絲編程結(jié)構(gòu)。L2L1L0CBA與陣列(可編程)或陣列（固定）圖8.4.2PAL的基本結(jié)構(gòu)2026/1/30西安交通大學(xué)電氣學(xué)院I/O結(jié)構(gòu)，如圖8.4.3PAL的常用的輸入、輸出結(jié)構(gòu)時(shí)序邏輯或寄存器輸出結(jié)構(gòu)，如圖8.4.4

Ix輸入項(xiàng)圖8.4.4時(shí)序（寄存）輸出結(jié)構(gòu)QDCP??????CPOE輸入項(xiàng)

Ix圖8.4.3I/O結(jié)構(gòu)I/O?????2026/1/30西安交通大學(xué)電氣學(xué)院一種PAL16V8的部分結(jié)構(gòu)圖2026/1/30西安交通大學(xué)電氣學(xué)院GAL:低密度可編程器件的代表,采用了能長(zhǎng)期保持?jǐn)?shù)據(jù)的CMOSE2PROM工藝，使GAL實(shí)現(xiàn)了電可擦除、可重編程等性能，大大增強(qiáng)了電路設(shè)計(jì)的靈活性。GAL器件的陣列結(jié)構(gòu)與PAL一樣，是由一個(gè)可編程的“與”陣列驅(qū)動(dòng)一個(gè)固定的“或”陣列。但輸出部分的結(jié)構(gòu)不同，它的每一個(gè)輸出引腳上都集成了一個(gè)輸出邏輯宏單元(OutputLogicMacro-Cell，簡(jiǎn)稱(chēng)OLMC)。GAL16V8的結(jié)構(gòu)如圖8.4.6所示。

5.3.3通用陣列邏輯器件GAL2026/1/30西安交通大學(xué)電氣學(xué)院電子學(xué)123456789191817161514131211I/OI/OI/OI/OI/OI/OI/OI/OII/可編程與陣列緩沖器圖8.4.6GAL16V8的邏輯圖三態(tài)輸出控制輸出邏輯宏單元時(shí)鐘信號(hào)輸入16個(gè)輸入、8個(gè)OLMC——與陣列編程點(diǎn)16×2*8×8＝32列×64行2026/1/30可編程與陣列（32X64位）2、GAL舉例——GAL16V8的電路結(jié)構(gòu)圖8個(gè)輸入緩沖器2~98個(gè)反饋/輸入緩沖器8個(gè)三態(tài)輸出緩沖器12~198個(gè)輸出邏輯宏單元OLMC輸出使能緩沖器GAL-OLMC2026/1/30西安交通大學(xué)電氣學(xué)院電子學(xué)OLMC的5種常用工作模式SYN（圖中無(wú)）AC0AC1nXORn工作模式101X專(zhuān)用輸入1000/1專(zhuān)用組合輸出1110/1反饋組合輸出0110/1時(shí)序電路中的組合輸出0100/1寄存器輸出2026/1/30西安交通大學(xué)電氣學(xué)院電子學(xué)OLMC5種工作模式簡(jiǎn)化電路2026/1/30西安交通大學(xué)電氣學(xué)院優(yōu)點(diǎn)：①采用電擦除工藝和高速編程方法，使編程改寫(xiě)變得方便、快速，整個(gè)芯片改寫(xiě)只需數(shù)秒鐘，一片可改寫(xiě)100次以上。②采用E2CMOS工藝，保證了GAL的高速度和低功耗。存取速度為12～40ns，功耗僅為雙極性PAL器件的1/2~1/4，編程數(shù)據(jù)可保存20年以上。③采用可編程的輸出邏輯宏單元(OLMC)，使其具有極大的靈活性和通用性。④可預(yù)置和加電復(fù)位所有寄存器，具有100%的功能可測(cè)試性。⑤備有加密單元，可防止他人非法抄襲設(shè)計(jì)電路。GAL總結(jié)2026/1/30西安交通大學(xué)電氣學(xué)院與陣列或陣列輸出電路PROM固定可編程固定PLA可編程可編程固定PAL可編程固定固定或組態(tài)GAL可編程固定可組態(tài)低密度可編程的編程總結(jié)2026/1/30西安交通大學(xué)電氣學(xué)院電子學(xué)

其共同缺點(diǎn)是規(guī)模小，每片相當(dāng)于幾十個(gè)等效門(mén)電路，只能代替2～4片MSI器件，遠(yuǎn)達(dá)不到LSI和VLSI專(zhuān)用集成電路的要求。另外，GAL在使用中還有許多局限性，如一般GAL只能用于同步時(shí)序電路，各OLMC中的觸發(fā)器只能同時(shí)置位或清0，每個(gè)OLMC中的觸發(fā)器和或門(mén)還不能充分發(fā)揮其作用，且應(yīng)用靈活性差等。這些不足之處，都在高密度PLD中得到了較好的解決。盡管GAL器件有加密的功能，但隨著解密技術(shù)的發(fā)展，對(duì)于這種陣列規(guī)模小的可編程邏輯器件解密已不是難題。

低密度可編程邏輯器件缺點(diǎn)：2026/1/30西安交通大學(xué)電氣學(xué)院電子學(xué)高密度可編程邏輯器件

HDPLD>1000門(mén)HDPLD根據(jù)器件互連結(jié)構(gòu)、邏輯單元結(jié)構(gòu)分為：CPLD—ComplexProgrammableLogicDevice 復(fù)雜可編程邏輯器件

FPGA—FieldProgrammableGateArray 現(xiàn)場(chǎng)可編程門(mén)陣列中小規(guī)?？删幊唐骷删幊唐骷庑螆D395.4將以乘積項(xiàng)結(jié)構(gòu)方式構(gòu)成PLD的器件稱(chēng)為CPLD-SumofProducts

CPLD是幾個(gè)PAL型SPLD的組合ABCANDplaneProgrammableANDarrayfollowedbyfixedfan-inORgatesProgrammableswitchorfuse40CPLDStructureIntegrationofseveralPLDblockswithaprogrammableinterconnectonasinglechip。包含3部分：LAB（LogicArrayBlocks）、PIA、IOCBPLDBlockPLDBlockInterconnectionMatrixI/OBlockI/OBlockPLDBlockPLDBlockI/OBlockI/OBlock

InterconnectionMatrix

CPLD內(nèi)部采用固定長(zhǎng)度的金屬線進(jìn)行各邏輯塊的互連，所以設(shè)計(jì)的邏輯電路具有時(shí)間可預(yù)測(cè)性，避免了分段式互連結(jié)構(gòu)時(shí)序不完全預(yù)測(cè)的缺點(diǎn)。CPLDExample-AlteraMAX7000CPLDEPM7128S的引腳圖：少數(shù)幾個(gè)專(zhuān)用輸入引腳多數(shù)是輸入/輸出（I/O）端2026/1/30西安交通大學(xué)電氣學(xué)院電子學(xué)EPM7128S的硬件最小系統(tǒng)2026/1/30西安交通大學(xué)電氣學(xué)院電子學(xué)

電源（電路多樣）時(shí)鐘25MHzJTAG

下載接口上電及手動(dòng)復(fù)位電路ProgrammableDevice——FPGAPROMPAL/GAL(SPLD)CPLDFPGA乘積項(xiàng)（ProductItem）查找表（Look-UpTable）FPGA與CPLD的不同之處在于，它不是通過(guò)互連邏輯門(mén)來(lái)解決邏輯設(shè)計(jì)，而是使用查找表(LUT)方法來(lái)解決特定的邏輯需求。這使得PLD制造商可以形成一個(gè)更精簡(jiǎn)的設(shè)計(jì)，創(chuàng)造一個(gè)更密集和更快的PLD?？梢詫?shí)現(xiàn)比CPLD更大型的數(shù)字系統(tǒng).如Xilinx的SPARTAN系列、Altera的FLEX10K等。FPGA的結(jié)構(gòu)框架基本結(jié)構(gòu)也是3個(gè)部分：可組態(tài)邏輯塊（ConfigurableLogicBlocks，CLB）輸入輸出塊（InputOutputBlocks，IOB）可編程內(nèi)部連線器（ProgrammableInterconnector，PI或者SwitchBoxes，SB)。加強(qiáng)結(jié)構(gòu)：DCM（DigitalClockManager）RAMblocksDSP（數(shù)字信號(hào)處理）模塊ARM處理器核。。。2026/1/30西安交通大學(xué)電氣學(xué)院電子學(xué)FPGAbuildingblocks:Programmablelogicblocks

ImplementcombinatorialandsequentiallogicProgrammableinterconnect

WirestoconnectinputsandoutputstologicblocksProgrammableI/Oblocks

SpeciallogicblocksattheperipheryofdeviceforexternalconnectionsSimplifiedCLBStructureI/OBlockStructure

BasicSpartan-IIFPGABlockDiagram

DECQSRDECQSRDECQSRThree-State

ControlOutputPathInputPathThree-StateOutputClockSet/ResetDirectInputRegisteredInputFFEnableFFEnableFFEnableExample1:4-inputANDgateABCDO00000000100010000110010000101001100011101000010010101001011011000110101110011111FPGA查找表2026/1/30西安交通大學(xué)電氣學(xué)院電子學(xué)上邊輸入ABCD作為SRAM的地址信息，左邊是SRAM存儲(chǔ)單元存儲(chǔ)的4輸入“與值”真值表，1111B單元存儲(chǔ)的1。圖中所有2選1MUX實(shí)際上構(gòu)成了地址譯碼器，將ABCD選中的單元信息輸出給X。InterconnectionNetworkExample2DeterminetheconfigurationbitsforthefollowingcircuitwithI/Oconstraintsasshowninthefollowingfigure.Assume2-inputLUTsineachCLB.（假設(shè)是2輸入查找表，IO引腳分配如下圖）假設(shè)CLB結(jié)構(gòu)及CLBsrequiredPlacement:SelectCLBsRouting:SelectpathConfigurationBitstreamTheconfigurationbitstreammustincludeALLCLBsandSBs,evenunusedonesCLB0:00011CLB2:01100CLB1:XXXXXCLB3:?????SB0:000000SB1:000010SB2:000000SB3:000000SB4:000001FPGADesignprocessDesignandimplementasimpleunitpermittingtospeedupencryptionwithRC5-similarcipherwithfixedkeyseton8031microcontroller.Unlikeintheexperiment5,thistimeyourunithastobeabletoperformanencryptionalgorithmbyitself,executing32rounds…..LibraryIEEE;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityRC5_coreis

port(clock,reset,encr_decr:instd_logic;data_input:instd_logic_vector(31

downto

0);data_output:outstd_logic_vector(31

downto

0);out_full:instd_logic;key_input:instd_logic_vector(31

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0);key_read:outstd_logic;);endAES_core;Specification(LabExperiments)HDLdescription(YourSourceFiles)FunctionalsimulationPost-synthesissimulationSynthesis（生成門(mén)級(jí)的電路網(wǎng)表）Designprocess(2)Implementation（翻譯、映射、布局布線）ConfigurationTimingsimulationOnchiptesting2026/1/30西安交通大學(xué)電氣學(xué)院作業(yè)5.1 5.2 5.3 5.4 補(bǔ)充討論-現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)中的化簡(jiǎn)1、現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)中的化簡(jiǎn)例1.集成門(mén)電路時(shí)代，實(shí)現(xiàn)L=AB+BC，就要化簡(jiǎn)變換為

：CPLD的結(jié)構(gòu)，是由與門(mén)陣列和或門(mén)陣列組成的，上述過(guò)程顯然是復(fù)雜化了，比如用PROM實(shí)現(xiàn)邏輯函數(shù)，工具會(huì)變?yōu)樽钚№?xiàng)和式。FPGA基于SRAM查找表，即存的是真值表的邏輯取值，化簡(jiǎn)也不必要。2026/1/30西安交通大學(xué)電氣學(xué)院現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)中的化簡(jiǎn)邏輯函數(shù)的若需要化簡(jiǎn)優(yōu)化，由編譯和綜合工具軟件自動(dòng)完成。例2.用FPGA實(shí)現(xiàn)邏輯式：VerilogHDL：y=((a|~b)&(b|c))&b2026/1/30西安交通大學(xué)電氣學(xué)院現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)中的化簡(jiǎn)軟件編譯（Compile）或RTL（RegisterTransferLevel）分析工具可以得到下圖所示的電路原理圖。由圖可見(jiàn)，RTL視圖并沒(méi)有對(duì)邏輯問(wèn)題進(jìn)行優(yōu)化。下頁(yè)的綜合后才化簡(jiǎn)。2026/1/30西安交通大學(xué)電氣學(xué)院2、現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)中輸入、輸出都配置了緩沖器！通過(guò)綜合（

Synthesis）工具，將代碼轉(zhuǎn)化成FPGA底層基本單元電路，如圖所示。由圖可見(jiàn)，綜合工具對(duì)設(shè)計(jì)已經(jīng)做了化簡(jiǎn)。顯然LUT2實(shí)現(xiàn)的是兩輸入的與邏輯，其輸出通過(guò)緩沖器送給輸出y，最終實(shí)現(xiàn)了y=ab邏輯。2026/1/30西安交通大學(xué)電氣學(xué)院3、阻塞賦值語(yǔ)句-有興趣的研究原理圖中的clk之后的IBUF、BUFG2026/1/30西安交通大學(xué)電氣學(xué)院電子學(xué)2026/1/30西安交通大學(xué)電氣學(xué)院PLD是可以由編程來(lái)確定其邏輯功能器件的統(tǒng)稱(chēng)

GAL是典型的低密度可編程邏輯器件

CPLD

和FPGA

屬于高密度可編程邏輯器件要求掌握低密度