-PAGE2-基于FPGA的數(shù)字虛擬實驗設計摘要FPGA是一種新型高性能可編程邏輯器件，結(jié)合數(shù)字邏輯電路，通過編程可以改變引腳特性，虛擬實現(xiàn)不同數(shù)字芯片的邏輯功能，可以達到同一個芯片底座實現(xiàn)不同芯片的功能，將多個獨立邏輯電路集成到一個目標實驗室平臺，可以最大程度地共享硬件資源和軟件資源，并且可以根據(jù)課程和實驗項目方便地進行切換。因此可以實現(xiàn)學生利用虛擬芯片連接電路，既實現(xiàn)了學生動手操作增強實驗效果，又可以減少因頻繁更換芯片造成芯片損壞的成本。本課題采用電子設計自動化技術(EDA)，以QuartusII軟件和AlteraFPGA開發(fā)平臺為基礎,利用虛擬仿真技術和FPGA開發(fā)平臺,對傳統(tǒng)的數(shù)字系統(tǒng)原理與應用實踐課程教學環(huán)節(jié)和實踐環(huán)節(jié)進行改革,充分發(fā)揮學生在實踐教學過程中的主體作用,培養(yǎng)學生在實踐中研究問題,分析問題和解決問題的能力。關鍵詞：FPGA數(shù)字電路EDA技術實驗平臺目錄1緒論 51.1課題研究背景及意義 51.2國內(nèi)外研究現(xiàn)狀 51.3可行性研究 61.4本文主要工作 72相關基本概念 82.1FPGA 82.2Verilog 82.3QuartusII 93電路原理圖，Verilog設計 123.1基礎數(shù)字芯片 123.2基礎數(shù)字芯片 143.3組合邏輯電路 203.4時序邏輯電路 263.5原理圖 323.6引腳分配 334仿真驗證 344.1波形仿真驗證 344.2實驗波形仿真驗證 364.3RTL視圖 425實物設計與制作。 455.1PCB設計 465.2板子的焊接與調(diào)試 506實物驗證 507實驗結(jié)論 51參考文獻 521緒論1.1課題研究背景及意義近些年，隨著數(shù)字集成化的發(fā)展，以FPGA(FieldProgrammable

Gate

Array現(xiàn)場可編程門陣列)為代表的可編程芯片的發(fā)展非?？焖?，而且隨著制作工藝的改進，F(xiàn)PGA內(nèi)部的門陣列可以達到到幾百萬門甚至上千萬門[1]，隨著芯片制程工藝的改進,20nm工藝的出現(xiàn)，F(xiàn)PGA成為必不可少的流行的實惠的器件[2]。FPGA已經(jīng)從一開始的應用于輔助功能還有膠合邏輯（連接集成電路的各個功能模塊和邏輯電路）的簡單器件，到現(xiàn)在作為許多產(chǎn)品核心器件被開發(fā)出來。目前，數(shù)字EDA教學正在迅猛發(fā)展，學生們對于數(shù)電學習的需求也越來越高。數(shù)字電子實驗教學使用的數(shù)字芯片的數(shù)量也隨之增多。然而隨著電子技術的不斷進步，集成化的特點日益突出，基礎數(shù)字芯片的應用逐漸減少，市場上基礎數(shù)字芯片的價格也隨之上升。因此在使用基本數(shù)字芯片做實驗的時候的成本也隨之增加[2]。小型數(shù)字芯片越來越少，但數(shù)字實驗教學仍是不可或缺。可以使用可編程邏輯門陣列FPGA來實現(xiàn)數(shù)字邏輯的功能，這樣既能讓學生使用更方便，也能加深對數(shù)字邏輯的理解。利用FPGA芯片編程可以改變引腳特性，虛擬實現(xiàn)不同數(shù)字芯片的邏輯功能，可以達到同一個芯片底座實現(xiàn)不同芯片的功能，將多個獨立邏輯電路集成到一個目標實驗室平臺，可以最大程度地共享硬件資源和軟件資源，并且可以根據(jù)課程和實驗項目方便地進行切換。因此可以實現(xiàn)學生利用虛擬芯片連接電路，即實現(xiàn)了學生動手操作增強實驗效果，又可以減小頻繁更換芯片過程中造成芯片損壞的成本[8]。FPGA作為硬件平臺學生將全面了解數(shù)字系統(tǒng)設計方法、數(shù)字設備和操作的理論和實踐知識。近來受疫情影響，現(xiàn)場教學受到了限制，那么低成本的口袋實驗平臺和不使用芯片就能夠進行實際邏輯功能驗證的集成化器件FPGA有了應用的場景。1.2國內(nèi)外研究現(xiàn)狀進入21世紀以來，電子設計自動化(EDA,ElectronicDesignAutomatic)的技術飛速發(fā)展，而且它以成為世界發(fā)展的前瞻技術，在現(xiàn)代電子技術中占有舉足輕重的作用。由于FPGA具有集成度高、開發(fā)周期短、編程靈活等優(yōu)點，所以非常適合學生驗證較為復雜的設計[5]。隨著EDA數(shù)字技術的快速發(fā)展，國外很多著名高校不斷跟進數(shù)字電子技術的發(fā)展。開發(fā)了諸如口袋型FPGA實驗室等工具，這些工具有方便攜帶、成本低等優(yōu)勢，因此開展口袋實驗室為很多高校數(shù)字電路實驗課程改革的主體思路。本設計就是借鑒了口袋實驗室的體積小，操作簡單，對實驗場地無要求等優(yōu)點。國內(nèi)很多高校都開設了FPGA相關的課程，在逐步探索使用FPGA教學以跟上時代的步伐，這彌補了傳統(tǒng)數(shù)字電路教學及實驗的不足[3]。但由于教學經(jīng)驗有限，教學設備資源的缺乏，很多時候的只有少數(shù)學生才有機會深入了解FPGA，很多都是為了參加全國大學生電子競賽、創(chuàng)新大賽的。接觸FPGA的學生不多，對其知識體系的培養(yǎng)，專業(yè)性培養(yǎng)以及職業(yè)發(fā)展會存在著一些限制。目前我國實行創(chuàng)新驅(qū)動發(fā)展戰(zhàn)略，正在逐步落實深化高等學校創(chuàng)新創(chuàng)業(yè)教育改革，本校為順應物聯(lián)網(wǎng)時代的新趨勢[9]，正在為進一步提高學校發(fā)展水平和培養(yǎng)特色人才做一系列的教學改革。1.3可行性研究隨著計算機和半導體技術（尤其是FPGA及其硬件描述語言）開發(fā)的頻率越來越高，傳統(tǒng)的硬件設計技術已遠遠落后于當今的技術開發(fā)。相應的傳統(tǒng)數(shù)字電路教育和實驗已不再適應現(xiàn)代電子技術的持續(xù)發(fā)展[2]。許多學校提供與FPGA有關的課程以跟上時代的發(fā)展，但它們彌補了傳統(tǒng)數(shù)字電路教育和實驗的不足。但是，作者認為，數(shù)字電路的教學和實驗需要與FPGA結(jié)合使用，將FPGA集成到數(shù)字電路中是非常必要的。師生對數(shù)字實驗教育的需求很大。數(shù)字電路課程仍然側(cè)重于門電路和中小型電路，這主要是由于本課程的定位。畢竟，無論電路有多復雜，如果沒有扎實的數(shù)字電路基礎知識就很難設計出好的電路。如何使學生掌握數(shù)字電路的基礎知識，同時又清楚地了解這些知識在現(xiàn)代技術中的應用，這是在數(shù)字電路教育中必須解決的問題[6]。所以利用FPGA芯片編程可以改變引腳特性，虛擬實現(xiàn)不同數(shù)字芯片的邏輯功能，可以達到同一個芯片底座實現(xiàn)不同芯片的功能，將多個獨立邏輯電路集成到一個目標實驗室平臺，可以最大程度地共享硬件資源和軟件資源，并且可以根據(jù)課程和實驗項目方便地進行切換。可以實現(xiàn)學生利用虛擬芯片連接電路，即實現(xiàn)了學生動手操作增強實驗效果，又可以減小頻繁更換芯片過程中造成芯片損壞的成本[8]，滿足了師生對于實驗教學的需求。因此開發(fā)集成化的電子實驗室對學生的學習以及培養(yǎng)專業(yè)性人才有著很大的作用。而且近來受疫情影響，現(xiàn)場教學受到了限制，那么低成本的口袋實驗平臺和不使用芯片就能夠進行實際邏輯功能驗證的集成化器件FPGA，有了應用的場景。21世紀的教育是適合創(chuàng)新型人才的世紀，因此在這種大環(huán)境下，對于學生培養(yǎng)的主要目標是培養(yǎng)具有創(chuàng)新思維的高素質(zhì)人才[9]。我國各大高等學府的電子實驗室和電子實驗教學是理論和實踐相結(jié)合的科研和教學基地，是培養(yǎng)學生對于電子產(chǎn)品認知以及創(chuàng)造能力的重要場所。因此開發(fā)集成化的電子實驗室對學生的學習以及培養(yǎng)專業(yè)性人才具有很大作用。1.4本文主要工作 設計了一個FPGA實驗平臺，囊括了以下的邏輯電路：基礎邏輯電路，基礎數(shù)字芯片，組合邏輯電路，時序邏輯電路。這些電路有些是用QuartusII原理圖繪制，有些則是用Verilog編程實現(xiàn)。本論文的主要框架如下，如圖1.1所示。分析需要設計哪些電路分析需要設計哪些電路電路原理圖，Verilog設計電路原理圖，Verilog設計仿真驗證仿真驗證實物設計與制作實物設計與制作實物驗證實物驗證得出結(jié)論，完成設計得出結(jié)論，完成設計圖1.1設計流程2相關基本概念2.1FPGAFPGA(FieldProgrammableGateArray)又叫做現(xiàn)場可編程邏輯門陣列。如圖2.1所示。圖2-1FPGA邏輯電路FPGA是一種專用集成電路，是一種可編程邏輯陣列，可以有效解決原始設備中門電路少的問題[2]。FPGA的基本結(jié)構包括可編程輸入和輸出單元，可配置邏輯塊，數(shù)字時鐘管理模塊，嵌入式BlockRAM，布線資源，嵌入式專用硬核和底層嵌入式功能單元[1]。由于其豐富的布線資源，可重復的編程，高集成度和低投資特性，F(xiàn)PGA被廣泛用于數(shù)字電路設計領域。FPGA設計過程包括算法設計，代碼仿真和設計，電路板調(diào)試，設計人員，以及建立算法體系結(jié)構，使用EDA建立設計計劃或使用HD編寫設計代碼的實際需求。包括通過代碼仿真進行的設計計劃調(diào)整。實際需求以及最后的板級調(diào)試，使用配置電路將相關文件下載到FPGA芯片，以驗證實際的操作效果[4]。2.2VerilogVerilogHDL是一種硬件描述語言，用于各種抽象設計級別（包括算法級別，門級別和開關級別）的數(shù)字系統(tǒng)建模。建模的數(shù)字系統(tǒng)對象的復雜性可能介于簡單的門和完整的電子數(shù)字系統(tǒng)之間?？梢苑謱拥孛枋鰯?shù)字系統(tǒng)，并且可以使用相同的描述顯式地執(zhí)行時間序列建模[12]。Verilog繼承了各種C運算符和結(jié)構。該代碼相對簡潔，易于學習和接受。此外，作為硬件描述語言，還有一些獨特的語言元素，例如向量網(wǎng)和寄存器以及進程中的非阻塞分配，這些語言元素不同于普通的計算機編程語言[11]。2.3QuartusIIQuartusII是Altera公司的綜合性CPLD/FPGA開發(fā)軟件，原理圖、VHDL、VerilogHDL以及AHDL（AlteraHardware支持DescriptionLanguage）等多種設計輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設計輸入到硬件配置的完整PLD設計流程[4]。使用方法如下：2.3.1新建工程項目如圖2.3.1所示。圖2.3.1新建工程項目2.3.2填寫設計名稱填寫項目存儲路徑和工程名，不要出現(xiàn)中文路徑。如圖2.3.2所示。圖2.3.2填寫設計名稱2.3.3添加工程添加已存在文件（可選），在【Filename】下選擇已經(jīng)存在的工程項目，利用【Add】或【Addall】命令添加文件到新工程，點擊【Next】，如圖2.3.3所示。圖2.3.3添加工程2.3.4選擇型號選擇設備系列，并在【devices】下選擇具體設備型號，這里我們選擇CycloneIV系列設備，點擊【Next】。如圖2.3.4所示。圖2.3.4選擇型號2.3.5選擇仿真器和描述語言設置仿真器和描述語言，【Simulation】下選擇仿真工具Modelsim，描述語言為VerilogHDL，點擊【Next】。如圖2.3.5所示。2.3.5選擇仿真器和描述語言2.3.6新建文件新建一個BlockDiagram/SchematicFile文件。如圖2.3.6所示。圖2.3.6新建文件2.3.7開始畫原理圖如圖2.3.7所示。圖2.3.7QuartusII開發(fā)流程3電路原理圖，Verilog設計這里主要介紹了各種數(shù)字電路。包括基礎數(shù)字電路，基礎數(shù)字芯片，組合邏輯電路，時序邏輯電路。3.1基礎數(shù)字芯片3.1.1邏輯門介紹邏輯門（LogicGates)是在集成電路(IntegratedCircuit)上的基本組件。簡單的邏輯門可由晶體管組成。這些晶體管的組合允許代表兩種類型信號的高電平和低電平在通過它們之后產(chǎn)生高電平或低電平信號。高電平和低電平可以分別表示邏輯“真”和“假”，或二進制形式的1和0，以實現(xiàn)邏輯運算[5]。邏輯門又稱“數(shù)字邏輯電路基本單元”。執(zhí)行“或”、“與”、“非”、“或非”、“與非”等邏輯運算的電路。任何復雜的邏輯電路都可由這些邏輯門組成。廣泛用于計算機、通信、控制和數(shù)字化儀表[6]。3.1.2常見邏輯門介紹常見的邏輯門包括“與”門，“或”門，“非”門和“異或”（也稱為異或）。可以使用邏輯門的組合來實現(xiàn)更復雜的邏輯操作。而以下三種是最基本的邏輯門：（1）與門與門（英語：ANDgate）又稱“與電路”。是執(zhí)行“與”運算的基本邏輯門電路。有多個輸入端，一個輸出端。當所有的輸入同時為高電平（邏輯1）時，輸出才為高電平，否則輸出為低電平（邏輯0）[4]。如表3.1.1所示。表3.1.1與門邏輯表輸入A輸入B輸出F000010100111（2）或門或門（英文：Orgate）又稱或電路。在多個條件中，只要滿足一個條件，事件就會發(fā)生。這種關系稱為“或”邏輯關系。具有“或”邏輯關系的電路稱為“或”門?；蜷T具有多個輸入端子和一個輸出端子。多輸入或門可以由多個2輸入或門組成。只要輸入之一為高電平（邏輯1），輸出為高電平（邏輯1）。僅當所有輸入均為低電平時，輸出才會為低電平。如果幾個電平條件中，只要有一個高電平的條件得到滿足，就會輸出高電平，這種關系叫做“或”邏輯關系[4]。如表3.1.2所示。表3.1.2或門邏輯表輸入A輸入B輸出F000011101111（3）非門非門（英語：NOTgate）也稱為反相器，是邏輯電路的基本單元。NOT門具有輸入和輸出。邏輯符號輸出端子處的圓圈表示反轉(zhuǎn)的含義。如果輸入端子為高電平（邏輯1），則輸出端子為低電平（邏輯0），如果輸入端子為低電平，則輸出端子為高電平。即，輸入和輸出電平狀態(tài)總是被反轉(zhuǎn)[4]。如表3.1.3所示。表3.1.3非門邏輯表輸入A輸出F01103.1.3Verilog實現(xiàn)Verilog中有wire類型。wire變量表示直通，相當于物理連線，即只要輸入有變化，輸出馬上無條件地反映，所以只使用wire類型設計滿足邏輯門設計要求。這里以與門為例，進行介紹。新建工程，設計邏輯門——與門，結(jié)果如圖3.1.1和圖3.1.2所示。圖3.1.1新建文件圖3.1.2設計程序其中“module”是定義符號，而“AND_GATE”是名稱。最右側(cè)的括號中的符號是“in1”、“in2”、“out”變量名稱，采用逗號分隔。這些變量是接口的定義，其中in1與in2是輸入接口，out是輸出接口。與門由兩個輸入與一個輸出組成，在設計中與門設計使用“&”符號來完成。由于定義的變量默認是wire類型，所以需要使用“assign”完成對wire類型變量的設計。最后還需要使用“endmodule”標志著已經(jīng)完成設計。所有設計的邏輯門可以組合排列，比如或門使用“|”，非門使用“~”，不再贅述。3.2基礎數(shù)字芯片3.2.174LS00（1）74LS00N功能74LS00N是一款常用的二輸入四與非門芯片，主要功能邏輯是Y=(AB)'。芯片內(nèi)一路的門級電路等效于一個與非門。如圖3.2.1所示。圖3.2.1與非門邏輯電路通過與非門的邏輯運算可以知道Y=(AB)'。如表3.2.1所示。表3.2.1與非門功能表輸入輸出ABY001011101110芯片內(nèi)部結(jié)構中共有四組與非門電路，如圖3.2.2所示，端口1、2、4、5、9、10、12、13是四組與非門的輸入端，3、6、8、11是四組與非門的輸出端。如圖3.2.2所示。圖3.2.274LS00N門電路結(jié)構（2）Quartus原理圖利用QuartusII繪制74ls00芯片的原理圖。其中圖3.2.3是芯片內(nèi)部結(jié)構圖，用來表示和定義芯片內(nèi)部邏輯關系。輸入端和輸出端都設有三態(tài)門，三態(tài)門未接通時處于高阻態(tài)，芯片不工作；當三態(tài)門E=1時，電路正常工作。利用此原理，在每個芯片都施加一個控制端(ctrl），通過控制三態(tài)門的通斷來控制芯片工作與否。每個芯片也設置了報警（warm），當電源地接錯或者出現(xiàn)短路故障，warm為高電平，報警裝置工作。圖3.2.4是封裝好的元器件圖，用來給芯片定義和分配引腳。如圖3.2.3和圖3.2.4所示。圖3.2.374ls00內(nèi)部結(jié)構圖圖3.2.474ls00封裝圖3.2.274LS08（1）74LS08N功能74LS08N是一款常用的二輸入四與門芯片，主要功能邏輯是Y=(AB)。芯片內(nèi)一路的門級電路等效于一個與門。如圖3.2.5所示。圖3.2.5與門邏輯電路通過與非門的邏輯運算可以知道Y=(AB)。如表3.2.2所示。表3.2.2與門功能表輸入輸出ABY000010100111芯片內(nèi)部結(jié)構中共有四組與門電路，如圖3.2.6所示，端口1、2、4、5、9、10、12、13是四組與非門的輸入端，3、6、8、11是四組與門的輸出端圖3.2.674LS08門電路結(jié)構（2）Quartus原理圖利用QuartusII繪制74ls00芯片的原理圖。其中圖3.2.7是芯片內(nèi)部結(jié)構圖，用來表示和定義芯片內(nèi)部邏輯關系。同樣的，輸入端和輸出端都設有三態(tài)門，三態(tài)門未接通時處于高阻態(tài)，芯片不工作，；當三態(tài)門E=1時，電路正常工作。利用此原理，在每個芯片都施加一個控制端(ctrl），通過控制三態(tài)門的通斷來控制芯片工作與否。每個芯片也設置了報警（warm），當電源地接錯或者出現(xiàn)短路故障，warm為高電平，報警裝置工作。圖3.2.8是封裝好的元器件圖，用來定義和分配引腳。如圖3.2.7和3.2.8所示。圖3.2.774ls08內(nèi)部結(jié)構圖圖3.2.874ls08封裝圖3.2.374LS10（1）74LS10N功能74LS10N是一款常用的二輸入四與門芯片，主要功能邏輯是Y=(ABC)。芯片內(nèi)一路的門級電路等效于一個與門。如圖3.2.9所示。圖3.2.9三輸入與門邏輯電路通過與非門的邏輯運算可以知道Y=(ABC)。如表3.2.3所示。表3.2.33輸入與門功能表輸入輸出ABCY00000010010001111000101111011111芯片內(nèi)部結(jié)構中共有四組與門電路，端口1、2、4、5、9、10、12、13是四組與非門的輸入端，3、6、8、11是四組與門的輸出端，如圖3.2.10所示。圖3.2.1074ls10門電路（2）Quartus原理圖利用QuartusII繪制74ls10芯片的原理圖。其中圖3.2.11是芯片內(nèi)部結(jié)構圖，用來表示芯片內(nèi)部邏輯關系。圖3.2.12是封裝好的元器件圖，可以直接給它分配引腳。如圖3.2.11和圖3.2.12所示。圖3.2.1174ls10內(nèi)部結(jié)構圖圖3.2.1274ls10封裝圖3.3組合邏輯電路3.3.1譯碼器74HC138是一種最廣泛使用的3－8線譯碼器芯片?？梢酝ㄟ^使用三路輸入信號控制輸出八路不同的輸出信號。圖3.3.174HC138譯碼芯片端口74HC138N芯片的使能端有E1、E2、E3三個端口，當E1和E2輸入低電平、E3輸出高電平時74HC138N譯碼芯片才能正常完成3-8譯碼工作；輸入三位信號有A0、A1、A2，有效輸入信號LLL~HHH共有八種；信號輸出端Y0、Y1、Y2、Y3、Y4、Y5、Y6、Y7默認輸出高電平，當使能端有效時有且僅有一個輸出端將輸出低電平[13]。74HC138N芯片譯碼表芯片譯碼表詳情功能如表3.3.1所示，‘H’表示高電平、‘L’表示低電平、‘X’表示任一電平。其中，使能端有效后A0~A2控制Y0~Y7任一端口輸出低電平信號。否則，使能端有效后全部輸出高電平。如表3.3.1所示。表3.3.174HC138N芯片功能表輸入信號輸出信號E1E2E3A0A1A2Y0Y1Y2Y3Y4Y5Y6Y7HXXXXXHHHHHHHHXHXXXXHHHHHHHHXXLXXXHHHHHHHHLLHLLLLHHHHHHHLLHHLLHLHHHHHHLLHLHLHHLHHHHHLLHHHLHHHLHHHHLLHLLHHHHHLHHHLLHHLHHHHHHLHHLLHLHHHHHHHHLHLLHHHHHHHHHHHL74HC138N芯片電路原理從芯片的數(shù)據(jù)手冊可知芯片的內(nèi)部門級電路組合情況，如圖3.3.2所示。圖3.3.274HC138N門電路邏輯圖這里介紹一下利用74138做的選擇開關。74138是一個二進制譯碼器，能把二進制代碼編譯為0~7的十進制數(shù)值，ABC輸入端口，輸入二進制代碼，Y0~Y7輸出端口，輸出十進制數(shù)。Y0~Y7依次對應0~7這八個端口[13]?？刂戚斎攵薃BC的輸入，可以選擇輸出端口，進而控制對應端口芯片的工作與否。這樣就可以做成一個選擇開關，改變輸入值來確定到底是哪個邏輯門電路在工作。此外，根據(jù)需求，可以選擇7448譯碼器（4-10）或者拼接若干個譯碼器，來實現(xiàn)想要數(shù)量的譯碼器。下面是利用兩片3-8譯碼器拼接成4-16譯碼器。如圖3.3.3所示。圖3.3.34-16譯碼器3.3.2編碼器74HC148N是一種最廣泛使用的8－3線編碼器芯片?？梢酝ㄟ^使用八路輸入信號控制輸出三路輸出信號。如圖3.3.4所示。圖3.3.474HC148N編碼芯片端口74HC148N芯片的使能輸入端是E1端口，當E1輸入低電平時74HC148N編碼芯片才能正常完成8-3優(yōu)先編碼工作；使能輸出端是E0，當且僅當編碼芯片使能后編碼信號輸入HHHHHHHH時輸出低電平；片選優(yōu)先編碼器輸出端是GS，當編碼芯片使能且信號輸入端存在輸入低電平時才輸出低電平；信號輸出端A2~A0一共有八種輸出編碼：LLL~HHH；信號輸入端共有八個端口，當八個端口中存在一路低電平時就會輸出有效的編碼信號。74HC148N芯片編碼表芯片編碼表詳情功能如表3.3.2所示，‘H’表示高電平、‘L’表示低電平、‘X’表示任一電平。其中當使能端E1有效且輸入端的0~7端口信號輸入有效時A2~A0才輸出有效編碼信號,否則GS端輸出高電平。如表3.3.2所示。表3.3.274HC148N芯片功能表輸入端輸出端E101234567A2A1A0GSE0HXXXXXXXXHHHHHLHHHHHHHHHHHHLLXXXXXXXLLLLLHLXXXXXXLHLLHLHLXXXXXLHHLHLLHLXXXXLHHHLHHLHLXXXLHHHHHLLLHLXXLHHHHHHLHLHLXLHHHHHHHHLLHLLHHHHHHHHHHLH（4）74HC148N芯片電路原理從芯片的數(shù)據(jù)手冊可知芯片的內(nèi)部門級電路組合情況，如圖3.3.5所示。圖3.3.574HC148N門電路邏輯圖3.3.3數(shù)據(jù)選擇器74HC153N是一種最廣泛使用的四選一數(shù)據(jù)選擇器芯片。可以通過兩路輸入信號控制選擇輸入與輸出的信號通道。如圖3.3.6所示。圖3.3.674HC153N選擇芯片端口74HC153N芯片的地址選擇端共用端口A、B，地址選擇端決定了C0~C3到Y(jié)的選擇通道；信號輸出需要使能，使能端對應有兩組：第一組1G，第二組2G，對應信號輸入端有兩組：第一組1C0、1C1、1C2、1C3，第二組2C0、2C1、2C2、2C3，對應信號輸出端也有兩組：第一組是1Y，第二組是2Y；信號真值表如表3.3.3所示，當G端處于低電平時由B、A端控制輸出通道。如表3.3.3所示。表3.3.374HC153功能表輸入端輸出端BAC0C1C2C3GYXXXXXXHLLLLXXXLLLLHXXXLHLHXLXXLLLHXHXXLHHLXXLXLLHLXXHXLHHHXXXLLLHHXXXHLH74HC153芯片電路原理從芯片的數(shù)據(jù)手冊可知芯片的內(nèi)部門級電路組合情況，如圖3.3.7所示。由于芯片是由兩組四選一電路組合，所以圖中僅顯示其中一組電路。圖3.3.774HC153門電路邏輯圖門電路邏輯圖中多了一種元件“TG”叫做“傳輸門”，是一種傳輸模擬信號的模擬開關。CMOS傳輸門由一個P溝道和一個N溝道增強型MOSFET并聯(lián)而成。TG的左邊是輸入端，右邊是輸出端。上邊是控制信號C'輸入端，下邊是控制信號C輸入端。當C'=0、C=1時，TG導通，輸出端的信號等于輸入端信號。否則門關閉，信號不導通[13]。由圖3.3.7可知，第一列與第二列的TG由A和B端控制，從而起到了數(shù)據(jù)選擇的作用。從圖3.3.7可知A有效時，1C0的第一個TG是不導通的。3.3.4數(shù)碼顯示管電路7448為七段譯碼器作為顯示譯碼器，連接到數(shù)碼管顯示器，可以直觀地顯示數(shù)字系統(tǒng)正在運行的是第幾個芯片。A3A2A1A0代表顯示解碼器輸入的BCD碼，Ya至Yg代表輸出7位二進制代碼，1代表數(shù)碼管的線段的照明狀態(tài)，0代表線段的關閉狀態(tài)。獲取表中顯示的真值表，具體取決于顯示字體要求。在該表中，除了BCD代碼的10個狀態(tài)與Ya至Yg狀態(tài)之間的對應關系之外，還指定了在6個狀態(tài)：1010至1111中顯示不同的字形[7]。如表3.3.4所示。表3.3.4BCD七段譯碼器的真值表在實驗平臺中，數(shù)碼管不單單顯示數(shù)字，顯示的數(shù)字也正表明當前第幾個模塊在工作。這樣能更加清晰直觀的表明當前到底是哪個數(shù)字邏輯在工作。3.4時序邏輯電路3.4.1計數(shù)器計數(shù)是一種最簡單基本的運算，計數(shù)器是實現(xiàn)這種操作的邏輯電路。在數(shù)字系統(tǒng)中，計數(shù)器主要對脈沖數(shù)進行計數(shù)以提供測量，計數(shù)和控制功能以及分頻。計數(shù)器由一個基本的計數(shù)單元和幾個控制門組成，該計數(shù)單元由一系列具有存儲信息能力的各種觸發(fā)器組成。這些觸發(fā)器包括RS觸發(fā)器、T觸發(fā)器、D觸發(fā)器和JK觸發(fā)器等[10]。計數(shù)器廣泛用于數(shù)字系統(tǒng)。例如，計算機控制器對指令地址進行計數(shù)，以便可以按順序檢索下一條指令。當算術單元執(zhí)行乘法、除法運算時，記錄加法和減法的次數(shù)。計數(shù)設備中的脈沖計數(shù)器就是實現(xiàn)這種運算的邏輯電路。計數(shù)器可以用來顯示產(chǎn)品的工作狀態(tài)[12]。下面以六進制計數(shù)器為例介紹，代碼如圖3.4.1所示。圖3.4.1六進制計數(shù)器代碼3.4.2分頻計分頻器是一種電子電路，它使輸出信號頻率成為輸入信號頻率的整數(shù)分之一。許多電子設備，例如電子時鐘和頻率合成器，需要不同頻率的信號一起工作。一種常用的方法是使用穩(wěn)定的晶體振蕩器作為主要的振動源，而分頻器是轉(zhuǎn)換的主要手段[23]。早期的分頻器主要是正弦分頻器，但是隨著數(shù)字集成電路的發(fā)展，脈沖分頻器（也稱為數(shù)字分頻器）已逐漸將正弦分頻器取代。偶數(shù)分頻器偶數(shù)分頻器比較簡單，假設為N分頻，只需計數(shù)到N/2-1，然后時鐘翻轉(zhuǎn)、計數(shù)清零，如此循環(huán)就可以得N(偶)分頻[21]。以6分頻為例，代碼如圖3.4.2所示。圖3.4.2六分頻計代碼(2)奇數(shù)分頻器 奇數(shù)分頻比偶數(shù)分頻更復雜，尤其是占空比為50%的奇數(shù)分頻。在奇數(shù)分頻的早期階段，需要兩個always模塊，這兩個always模塊的輸出分別為clk_out1、clk_out2。使用了兩個count1、count2。clk_out1的輸出是由分頻時鐘的上升沿觸發(fā)的計數(shù)輸出的結(jié)果。這也需要一個計數(shù)器模塊和一個復位信號。復位后，輸出和計數(shù)將如下所示：當所有零為零且計數(shù)達到count=(N-1)/2時clk_out1翻轉(zhuǎn)。如果count=N-1，則清除計數(shù)器，并且clk_out翻轉(zhuǎn)。clk_out2的計數(shù)器和輸出與count1和clk_out1相同，除了它在分頻時鐘的下降沿觸發(fā)。最總的結(jié)果是clk_out=clk_out1|clk_out2，得到兩個波形，然后把它們相或即可得到N分頻[21]。以5分頻為例，代碼如圖3.4.3所示。圖3.4.3五分頻計代碼(3)任意占空比的任意分頻現(xiàn)在在前面兩個實驗的基礎上做一個簡單的總結(jié)，實現(xiàn)對一個頻率的任意占空比的任意分頻。比如：FPGA系統(tǒng)時鐘是50MHz，要產(chǎn)生的頻率是880Hz，需要對系統(tǒng)時鐘進行分頻。很容易想到用計數(shù)的方式來分頻：50000000/880=56818。那么可以設定一個參數(shù)，讓它到56818的時候重新計數(shù)就可以實現(xiàn)了[21]。程序如圖3.4.4所示。圖3.4.4889Hz分頻計比如還是由50M分頻產(chǎn)生880Hz，而分頻得到的信號的占空比為30%。那么有56818×30%=17045，計數(shù)器到17045的時候重新計數(shù)就可以實現(xiàn)了。程序如圖3.4.5所示。圖3.4.530%占空比分頻計3.4.3序列信號發(fā)生器傳輸數(shù)字信號和測試數(shù)字系統(tǒng)有時需要一組特定的串行數(shù)字信號。這種類型的串行數(shù)字信號通常稱為串行信號。產(chǎn)生順序信號的電路稱為順序信號發(fā)生器[17]。建立序列信號發(fā)生器的方法有很多種。一種相對簡單直觀的方法是使用計數(shù)器和數(shù)據(jù)選擇器。例如，如果需要生成一個8位序列信號000010111（從左到右的時間序列），則可以使用一個8進制計數(shù)器和一個8選1數(shù)據(jù)選擇器對其進行配置，如圖3.4.11所示。其中八進制計數(shù)器取自74LS161（4位二進制計數(shù)器）的低3位74LS152

是8選1數(shù)據(jù)選擇器[23]。如圖3.4.6所示。圖3.4.68選1數(shù)據(jù)選擇器當CLK信號連續(xù)不斷地加到計數(shù)器上時，Q2Q1Q0的狀態(tài)（也就是加到74LS152上的地址輸入代碼A2A1A0）便按照表6.3.8中所示的順序不斷循環(huán)，D’0~D’7的狀態(tài)就循環(huán)不斷地依次出現(xiàn)在Y’端。只要令D0=D1=D2=D4=1.D3=D5=D6=D7=0，便可在Y’端得到不斷循環(huán)的序列信號00010111[26]。在需要修改序列信號時，只要修改加到D0~D7的高、低電平即可實現(xiàn)，而不需對電路結(jié)構做任何更動。因此，使用這種電路既靈活又方便。如表3.4.1所示。表3.4.1狀態(tài)轉(zhuǎn)換表形成序列信號發(fā)生器的另一種常用方法是使用具有反饋邏輯的移位寄存器。如果序列信號具有m位，而移位寄存器具有n位，則>=m[14]。如果需要生成一組8位序列信號，例如00001111，使用3位的移位寄存器和反饋邏輯來形成所需的序列信號發(fā)生器，如圖3.4.12所示。從移位寄存器的Q2端輸出的串行輸出信號則是所需的串行信號。如圖3.4.7所示。圖3.4.7用移位寄存器構成的序列信號發(fā)生器可以根據(jù)需要生成的序列信號，列出移位寄存器應具有的狀態(tài)轉(zhuǎn)換表，如表3.4.1所示。再從狀態(tài)轉(zhuǎn)換要求為起點，獲取移位寄存器的輸入端子D0取值的要求[29]。如表3.4.1中所示。表中也同時給出了D。與Q200。之間的函數(shù)關系。利用圖3.4.13所示的卡諾圖將D。的函數(shù)式化簡，得到如圖3.4.8所示。圖3.4.8D。的卡諾圖Verilog代碼實現(xiàn)，如圖3.4.9所示。圖3.4.9序列信號發(fā)生器代碼3.5原理圖原理圖最上面的排線是I/O接口，定義成雙向端口，既可以作為輸入，又可以作為輸出，避免了在給每個芯片分配管腳時需要單獨定義輸入輸出引腳的麻煩。利用自定義的基于FPGA的I/O接口，可以實現(xiàn)信號處理、仿真、觸發(fā)和控制等任務.I/O接口下面就是主電路圖。如圖3.5所示。圖3.5主電路原理圖3.6引腳分配確定了I/O端口的類型及數(shù)量，點擊Assignments->PinPlanner來給FPGA芯片的I/O端口分配引腳。如圖3.6所示。圖3.6引腳分配圖4仿真驗證4.1波形仿真驗證4.1.1原理圖編譯原理圖畫完后，將文件保存好，開始進行編譯，在菜單欄里依次點擊Processing->StartCompilation，或者直接點工具欄中開始編譯的圖標。開始編譯。如圖4.1.1所示。圖4.1.1原理圖編譯出現(xiàn)如下圖所示，沒有錯誤（warning不算在錯誤內(nèi)，不影響編譯，可以忽略），表示編譯成功；若出現(xiàn)errors錯誤，需要進行調(diào)試改正，直到編譯通過，沒有錯誤。如圖4.1.2所示。圖4.1.2編譯調(diào)試4.1.2建立波形仿真文件使用QuartusⅡ進行波形仿真需要創(chuàng)建一個VWF波形文件，F(xiàn)ile->New->UniversityProgramVWF。如圖4.1.3所示。圖4.1.3建立波形文件4.1.3插入波形圖源文件點擊菜單欄Edit->Insert->InsertNodeoffile插入要仿真的原理圖。如圖4.1.4所示。圖4.1.4插入波形文件點擊NodeFinder，先點List，再點>>，之后點OK，仿真實驗結(jié)果，如圖4.1.5和圖4.1.6所示。圖4.1.5與門仿真結(jié)果圖4.1.6插入電路元器件4.1.4運行結(jié)果仿真波形圖，調(diào)整輸入波形來獲取實驗結(jié)果。如圖4.1.7所示。圖4.1.7成功導入波形圖4.2實驗波形仿真驗證4.2.1與門與門是基本邏輯門之一，它有兩個輸入信號，一個輸出信號，信號之間關系為&，當且僅當兩個輸入信號都為高電平時，輸出高電平，否則為低電平。如下圖給出了仿真波形，只有當in1和in2都為高電平時，out才為高電平，其余情況則為低電平。如圖4.2.1所示。圖4.2.1與門仿真結(jié)果4.2.2或門或門是基本邏輯門之一，它有兩個輸入信號，一個輸出信號，信號之間關系為|，當兩個輸入信號中至少有一個為高電平時，輸出高電平，否則為低電平。如下圖給出了仿真波形，只要當in1和in2至少一個為高電平時，out才為高電平，其余情況則為低電平。如圖4.2.2所示。圖4.2.2或門仿真結(jié)果4.2.3非門非門是基本邏輯門之一，它有一個輸入信號，一個輸出信號，信號之間關系為~，當輸入信號為高電平時，輸出高電平，反之為低電平。如下圖給出了仿真波形，如圖4.2.2所示。圖4.2.3非門仿真結(jié)果4.2.474HC138譯碼器設置信號，G1高電平，G2兩個都是低電平，然后設置ABC。ABC：00012345678：LHHHHHHH符合實驗結(jié)果，波形如圖4.2.4所示。圖4.2.4波形仿真（1）ABC：11112345678：HHHHHHHL符合實驗結(jié)果，波形如圖4.2.5所示。圖4.2.5波形仿真（2）ABC：00112345678：HLHHHHHH符合實驗結(jié)果，波形如圖4.2.6所示。圖4.2.6波形仿真（3）其它情況的仿真波形經(jīng)檢驗，都符合實驗結(jié)果，滿足要求，這里不再贅述。4.2.574HC148編碼器74HC148的功能：信號低電平有效，CS，E0用來識別電路的不同狀態(tài)。輸入E1=1，電路禁止編碼，輸出CS=1，E0=1。輸入E1=0，允許編碼，輸入無效信號111_1111，則輸出CS=1，E0=0。編碼工作的優(yōu)先級：7>6>5>4>3>2>1>0。CS=0時編碼工作有效，CS=1編碼工作無效。E0是使能輸出端，用于級聯(lián)，無有效輸入時置為0（有效）。具體引腳功能分配如圖4.2.7所示。圖4.2.774HC148引腳功能圖在E1=0電路正常工作狀態(tài)下，允許0~7當中同時有幾個輸入端為低電平，既有編碼輸入信號。7的優(yōu)先級最高，0的優(yōu)先級最低。當7=0時，無論其他輸入端有無輸入信號（以X表示），輸出端只給出7的編碼。（1）01234567：xxxxxxx0ABC：LLL符合實驗結(jié)果，波形如圖4.2.8所示。圖4.2.8波形仿真（1）（2）01234567：xxxxxxx01ABC：001符合實驗結(jié)果，波形如圖4.2.9所示。圖4.2.9波形仿真（2）（3）01234567：xxxxx011ABC：010符合實驗結(jié)果，波形如圖4.2.10所示。圖4.2.10波形仿真（3）其它情況的仿真波形經(jīng)檢驗，都符合實驗結(jié)果，滿足要求，這里不再贅述。4.2.674HC153數(shù)據(jù)選擇器四選一數(shù)據(jù)選擇器是從4個輸入數(shù)據(jù)中選擇出一個送到輸出端輸出。74HC153有兩個完全相同的四選一數(shù)據(jù)選擇器，這里以其中一個選擇器的波形進行分析。波形分析如圖4.2.11所示。圖4.2.11四選一數(shù)據(jù)選擇器4.2.7六進制計數(shù)器六進制計數(shù)器可以實現(xiàn)每六個電平脈沖記一次數(shù)的功能。如圖4.2.12所示。圖4.2.12六進制計數(shù)器仿真圖4.2.8偶數(shù)分頻計這里以六分頻計為例，六分頻計可以實現(xiàn)將一定頻率輸入六分頻輸出，可以得到特定的所需頻率。如圖4.2.13所示。圖4.2.13六分頻計仿真4.2.9奇數(shù)分頻計這里以五分頻計為例，五分頻計可以實現(xiàn)將一定頻率輸入五分頻輸出，可以得到特定的所需頻率。如圖4.2.14所示。圖4.2.14五分頻計仿真4.3RTL視圖RTL意思是RegisterTransferLevel,寄存器傳輸級，簡單的說就是可以綜合的代碼[15]。這里先以與門為例，代碼如圖4.2.2所示。圖4.3.1Verilog代碼利用QuartusII內(nèi)置的tools即可生成RTL視圖?？梢杂脕韰⒖?，將生成的RTL視圖與自己思考得出的原理圖進行比較，用來驗證設計。而在QuartusII工具中綜合后生成的電路圖，可參考，但不可全部相信。4.3.1與或非門如圖4.3.2、圖4.3.3和圖4.3.4所示。圖4.3.2與門RTL視圖圖4.3.3或門RTL視圖圖4.3.4非門RTL視圖4.3.2六進制計數(shù)器這里以六進制計數(shù)器為例來介紹。如圖4.3.5所示。圖4.3.5六進制計數(shù)器RTL視圖4.3.3偶數(shù)分頻計這里以六分頻計為例。如圖4.3.6所示。圖4.3.6六分頻計RTL視圖4.3.4奇數(shù)分頻計這里以五分頻計為例。如圖4.3.7所示。圖4.3.7五分頻計RTL視圖4.3.5序列信號發(fā)生器如圖4.3.8所示。圖4.3.8序列信號發(fā)生器RTL視圖5實物設計與制作。數(shù)字電路設計完成，開始進行實物設計，制作PCB板。這里主要使用立創(chuàng)EDA軟件進行繪圖。2018年的“中興事件”中[24]，美國除了停止向中興提供核心芯片以外，而且還限制Cadence向中興提供軟件服務，這意味著即使中興想要設計芯片，失去了基礎的EDA軟件，也將無從下手。立創(chuàng)EDA是專門為中國人定制的在線電子設計工具與電路板開發(fā)平臺。立創(chuàng)EDA沒有版權問題，徹底解決了大部分國人使用EDA的版權風險[19]。是一款比較好的軟件5.1PCB設計5.1.1PCB原理圖原理圖文件是創(chuàng)建一個原理圖最基本的過程，立創(chuàng)EDA上面有上百萬的元器件庫，基本可以滿足設計的需求。立創(chuàng)EDA上有兩個庫選取的路徑，分別是基礎庫和元件庫。（1）基礎庫在基礎庫中，包含了電容、電阻、接插件等常用器件，在選擇器件時在右下角會出現(xiàn)一個倒三角形，展開可以看到該原理圖對應的一些常用封裝，在這里直接選用所需要的封裝。選中器件后在所選器件上點擊鼠標左鍵就可以在右邊的圖紙上放置原理圖器件了。如圖5.1.1所示。圖5.1.1基礎庫（2）元件庫除了基本元件庫之外，立創(chuàng)EDA設置了元件庫查找功能，將立創(chuàng)商城上在售的所有器件的原理圖和封裝庫都提供給用戶進行使用，除此之外我們也可以使用所有用戶所使用的原理圖和封裝庫。如圖5.1.2所示。圖5.1.2元件庫下面是完成的原理圖設計，如圖5.1.3所示。圖5.1.3PCB原理圖5.1.2PCB板圖當原理圖設計完成之后接下來該進行PCB設計了。選擇主菜單欄的“轉(zhuǎn)換”按鈕，選擇“原理圖轉(zhuǎn)PCB”就可以生成一個PCB文件了；但如果事先已經(jīng)有了PCB文件，在畫圖過程中對原理圖進行修改的話只需要選擇“轉(zhuǎn)換”按鈕下的“更新PCB”即可。如果同一工程存在多個原理圖或PCB時，可以在轉(zhuǎn)成PCB或更新PCB時選擇相應的PCB就可以了。生成PCB文件后會出現(xiàn)一個PCB繪圖區(qū)，背景和網(wǎng)格都可以在右邊的屬性框修改，在生成相應原理圖的封裝之后還會默認生成一個參考邊框，可以自行修改或刪除。如圖5.1.4所示。圖5.1.4原理圖轉(zhuǎn)PCB5.1.3PCB布局布線（1）PCB布局在進行PCB布線前需要對器件進行一個大概的布局。根據(jù)原理圖的器件在PCB圖上選擇器件進行布局。5.1.2PCB布線在下圖5.1.5的“層與元素”選擇所要連接線的層，若選中頂層時，會看到頂層紅色方框內(nèi)會有一支筆指示，如果需要隱藏哪一層的話只需要點擊對應層右邊的眼睛將其隱藏即可。如圖5.1.5所示。圖5.1.5PCB層在PCB圖紙頁面還有一個“PCB工具”的懸浮窗，在這個窗口上可以選擇導線、焊盤、過孔、覆銅等基本功能。如圖5.2.2所示。圖5.1.6層管理器最終的PCB板圖如圖5.1.7所示。圖5.1.7PCB板圖5.2板子的焊接與調(diào)試如圖5.2所示。圖5.2板子的焊接與調(diào)試6實物驗證將設計好的原理圖和程序?qū)腴_發(fā)板中，進行功能的測試和驗證。如圖6所示。圖6板子驗證7實驗結(jié)論設計最終完成后，得到調(diào)試、驗證成功的板子，該板子即為基于FPGA的數(shù)字虛擬實驗平臺。利用該開發(fā)板，根據(jù)實驗要求，只需更改FPGA內(nèi)部引腳及邏輯關系，通過I/O接口即可實現(xiàn)多種數(shù)字芯片的功能。利用該虛擬實驗平臺，可以只憑借一塊FPGA數(shù)字電路，虛擬實現(xiàn)不同數(shù)字芯片的邏輯功能，達到同一個芯片底座實現(xiàn)不同芯片的功能，并且可以實現(xiàn)多個獨立邏輯電路的工作。I/O（1）I/O（1）學生端I/O學生端I/O（2）FPGAFPGAI/OI/O（3）I/OI/O（4）參考文獻［1］潘松,黃繼業(yè),潘明編著,EDA技術實用教程：VerilogHDL版,2015.［2］[日]田野禿英晴,趙謙,FPGA原理和結(jié)構,2019,3.［3］閻石.數(shù)字電子技術基礎（第六版）.高等教育出版社.ISBN978-7-04-044493-3.2017.6.［4］N.Grover,M.K.Soni,“ReductionofPowerConsumptioninFPGAs-anOverview”,I.J.InformationEngineeringandElectronicBusiness,FrameworkforRapidFPGAPrototypingLondon,UnitedKingdom:ImperialCollegeLondonElectricalandElectronicEngineeringdepartment5,pp.50-69,2012.［5］B.Rashidi,“FPGAImplementationofDigitalControllerforSimpleandMaximumBoostControlofThreePhaseZ-SourceInverter”,I.J.InformationTechnologyandComputerScience,04,pp.85-95,2013.［6］徐一楠,趙雷.基于CPLD/FPGA的數(shù)字課程研究[J].現(xiàn)代電子技術,2019,16(22):2-3.［7］許成哲,彥吉.數(shù)字芯片設計在數(shù)字電路實驗教學中的研究[J].延邊大學,2019:1-2.［8］易春燕．基于FPGA的數(shù)字電路_口袋實驗室［D］．武漢:華中科技大學，2013:1－68．［9］曹曉娟.基于FPGA的數(shù)字比相技術研究與開發(fā)[D].西安理工大學.2018,15(1):87-91.［10］李宏杰，段德功.基于FPGA的“數(shù)字電子技術”教學改革研究[J].無線互聯(lián)科技.2019年12期.［11］王媛媛，劉寧