1、 本科畢業(yè)設(shè)計(jì)論文本科畢業(yè)設(shè)計(jì)論文 題題 目目 一位全加器版圖設(shè)計(jì)與模擬一位全加器版圖設(shè)計(jì)與模擬 專業(yè)名稱 電子科學(xué)與技術(shù) 學(xué)生姓名 張戡 指導(dǎo)教師 ?；矍?畢業(yè)時(shí)間 2014 年 6 月 畢業(yè) 任務(wù)書 一、題目 一位全加器版圖設(shè)計(jì)與模擬 二、指導(dǎo)思想和目的要求 對(duì)一位全加器的版圖設(shè)計(jì)與模擬進(jìn)行研究，從而對(duì)版圖設(shè)計(jì)的重點(diǎn)、要點(diǎn)、 難點(diǎn)進(jìn)行分析掌握，同時(shí)對(duì)全加器工作原理有更深入的了解，為之后其他器件 版圖設(shè)計(jì)積累經(jīng)驗(yàn)。了解一位全加器工作原理及運(yùn)作特性，利用 L-edit 軟件制 作全加器原理電路圖；學(xué)習(xí) L-edit 軟件操作與調(diào)試，閱讀軟件說明了解常用器 件架構(gòu)中各部最小尺寸與最小間隔；運(yùn)用

2、L-edit 軟件繪制一位全加器版圖，使 版圖符合規(guī)范結(jié)構(gòu)完整正確并對(duì)其進(jìn)行仿真得到正確完整的仿真結(jié)果；最后對(duì) 版圖進(jìn)行優(yōu)化使得所繪版圖為符合 L-edit 軟件要求的最小版圖器件并再次進(jìn)行 仿真得出結(jié)果總結(jié)心得。 三、主要技術(shù)指標(biāo) 對(duì)兩個(gè)一位二進(jìn)制數(shù)及來自低位的“進(jìn)位”進(jìn)行相加，產(chǎn)生本位“和”及 向高位“進(jìn)位” 。全加器有三個(gè)輸入端，二個(gè)輸出端，其真值表如下所示。 其中 Ai、Bi 分別是被加數(shù)、加數(shù)，Ci-1 是低位進(jìn)位，Si 為本位全加和，Ci 為 本位向高位的進(jìn)位。 Ai Bi Ci-1Si Ci 0 0 0 0 0 1 0 1 0 0 0 1 0 1 0 設(shè)計(jì) 論文 0 1 1 1

3、0 0 1 0 1 1 1 0 1 1 1 0 1 1 0 0 1 0 1 1 1 四、進(jìn)度和要求 第 3-4 周搜集課題資料對(duì)一位全加器深入了解。 第 5-6 周學(xué)習(xí)使用 Tanner 軟件 L-edit 基本對(duì)象編輯、基本設(shè)計(jì)編輯、設(shè)計(jì)規(guī) 則檢查。 第 7-8 周熟練掌握 L-edit 對(duì)基本器件的版圖繪制及檢測，解決客服常遇問題。 第 9-10 周對(duì)基本器件進(jìn)行組合置入，使之完成一位全加器的功能。 第 11-12 周 周完成一位全加器版圖設(shè)計(jì)與模擬，并對(duì)版圖進(jìn)行檢測。 第 13-14 周 對(duì)所繪版圖進(jìn)行仿真得到相應(yīng)結(jié)果。 第 15-17 周 修改并完成論文，參與學(xué)校答辯。 五、主要參考書

4、及參考資料 1 Christopher Saint，Judy Saint. 集成電路版圖基礎(chǔ)實(shí)用指南J.清華大學(xué)出 版社，2006.10 （2）:132-145. 2 R.Jacob BakerHarry W. Li/David E. Boyce. CMOS 電路設(shè)計(jì)M.技術(shù)出版社， 2006.01. 3 Alan Hastings. 模擬電路版圖藝術(shù)M. 清華大學(xué)出版社，2007.09. 4 P.E.艾倫.D.R. CMOS 模擬電路設(shè)M. 科學(xué)出版社，1995.02. 5 曾慶貴.集成電路版圖設(shè)計(jì)M. 機(jī)械工業(yè)出版社，2008.02. 學(xué)生 張戡 指導(dǎo)教師 ?；矍?系主任 張會(huì)生 摘 要

5、集成電路版圖是電路系統(tǒng)與集成電路工藝之間的中間環(huán)節(jié)，集成電路版圖 設(shè)計(jì)是指把一張經(jīng)過設(shè)計(jì)電子電路圖用于集成電路制造的光刻掩膜圖形，再經(jīng) 過工藝加工制造出能夠?qū)嶋H應(yīng)用的集成電路。加法運(yùn)算是數(shù)字系統(tǒng)中最基本的 運(yùn)算，為了更好地利用加法器實(shí)現(xiàn)減法、乘法、除法等運(yùn)算，需要對(duì)全加器進(jìn) 行功能仿真設(shè)計(jì)和分析。另外通過全加器可以對(duì)其它相關(guān)電路有所了解。 本文用對(duì)一位全加器進(jìn)行了全面的分析。在畫電路元器件的版圖需要熟練 使用版圖設(shè)計(jì)軟件，熟悉電路知識(shí)和版圖設(shè)計(jì)規(guī)則，掌握 MOS 管等基本元器 件的內(nèi)部結(jié)構(gòu)及版圖畫法，通過對(duì)門電路和一位全加器電路的版圖設(shè)計(jì)，熟悉 電路元器件的版圖布局，元器件版圖間的連線等設(shè)計(jì)方

6、法，在版圖設(shè)計(jì)規(guī)則無 誤的前提下做到電路的版圖結(jié)構(gòu)緊密，金屬連線達(dá)到最優(yōu)化的目的。 關(guān)鍵詞：Ledit 軟件，版圖設(shè)計(jì)，一位全加器，仿真 ABSTRACT The layout of integrated circuit is the intermediate link between the circuit syste matic technology of integrated circuit, the territory design of integrated circuit denotes to seek one via design electronic circuit, is u

7、sed in the photoetching of the production of integrated circuit to cover membrane graph, happen again via technology processi ng production can the integrated circuit of actual application. Addition operation is the basic operation of the digital system, In order to achieve much better use of the ad

8、der subtraction, multiplication, division and other operations, The need for full adder functional simulation design and analysis is necessary . The paper has a comprehensive analysis to the full adder. The layout needs of dr awing circuit components are skilled to use layout design software, famili

9、ar circuit kn owledge and layout design rule, grasp MOS pipe, the internal structural and layout tec hnique of painting of the basic components such as resistance and capacity is designe d through the layout of the circuit of the house opposite and the Afulladder, it is close that the even line etc.

10、 design method between components layout and the layout of fa miliar circuit components accomplish the layout structure of circuit under the layoutd esign regular prerequisite without mistake, metal links the purpose with the line reachi ng optimization. KEY WORDS： ledit software，layout，a full adder

11、，simulation 目目 錄錄 第一章第一章 緒論緒論.5 1.1 版圖設(shè)計(jì)的內(nèi)容.5 1.2 集成電路設(shè)計(jì)流程.7 1.3 集成電路版圖設(shè)計(jì)的發(fā)展現(xiàn)狀和趨勢.7 1.4 集成電路版圖工具 L-EDIT 簡介.8 第二章第二章 CMOS 集成電路板圖設(shè)計(jì)集成電路板圖設(shè)計(jì).10 2.1 版圖設(shè)計(jì)的概念和方法.10 2.2 工藝設(shè)計(jì)規(guī)則.16 2.3 版圖驗(yàn)證.18 2.3.1 LVS 驗(yàn)證.18 2.3.2 DRC 驗(yàn)證.20 2.3.3 ERC 驗(yàn)證.21 2.4 本章小結(jié).22 第三章第三章 全加器原理及一位全加器原理圖設(shè)計(jì)全加器原理及一位全加器原理圖設(shè)計(jì).23 3.1 一位全加器原理簡

12、介.23 3.2 實(shí)現(xiàn)一位全加器功能的原理圖設(shè)計(jì).24 3.2.1 一位全加器原理圖.24 3.2.2 基于 S-EDIE 的一位全加器設(shè)計(jì).24 3.2.3 一位全加器的電路圖仿真.28 3.3 本章小結(jié).31 第四章第四章 一位全加器的版圖設(shè)計(jì)一位全加器的版圖設(shè)計(jì).32 4.1 確定一位全加器版圖結(jié)構(gòu).32 4.2 源漏共享縮小版圖面積.32 4.3 版圖所需基礎(chǔ)器件繪制編輯.35 4.3.1 PMOS、NMOS 等基礎(chǔ)器件編輯 .35 4.3.2 兩輸入與非門與異或門的繪制編輯.36 4.3.3 源漏共享得到版圖.36 4.4 繪制最終一位全加器版圖.37 4.5 一位全加器版圖仿真.3

13、9 4.5.1 轉(zhuǎn)化成 T-SPICE 文件.39 4.5.2 添加仿真命令.40 4.5.3 得仿真波形.42 4.6 本章小結(jié).43 參考文獻(xiàn)參考文獻(xiàn).44 致謝致謝.45 畢業(yè)設(shè)計(jì)小結(jié)畢業(yè)設(shè)計(jì)小結(jié).46 第一章 緒論 1.1 版圖設(shè)計(jì)的內(nèi)容 集成電路設(shè)計(jì)的流程：系統(tǒng)設(shè)計(jì)、邏輯設(shè)計(jì)、電路設(shè)計(jì)（包括：布局布線 驗(yàn)證） 、版圖設(shè)計(jì)版圖后仿真（ 加上寄生負(fù)載后檢查設(shè)計(jì)是否能夠正常工作） 。 集成電路版圖設(shè)計(jì)是集成電路從電路拓?fù)涞诫娐沸酒囊粋€(gè)重要的設(shè)計(jì)過程， 它需要設(shè)計(jì)者具有電路及電子元件的工作原理與工藝制造方面的基礎(chǔ)知識(shí)， 還 需要設(shè)計(jì)者熟練運(yùn)用繪圖軟件對(duì)電路進(jìn)行合理的布局規(guī)劃，設(shè)計(jì)出最大程度

14、體 現(xiàn)高性能、低功耗、低成本、能實(shí)際可靠工作的芯片版圖。集成電路版圖設(shè)計(jì) 包括數(shù)字電路、模擬電路、標(biāo)準(zhǔn)單元、高頻電路、雙極型和射頻集成電路等的 版圖設(shè)計(jì)。 具體的過程為： 1、 畫版圖之前，應(yīng)與 IC 工程師建立良好溝通在畫版圖之前，應(yīng)該向電路設(shè)計(jì) 者了解 PAD 擺放的順序及位置，了解版圖的最終面積是多少。在電路當(dāng)中，哪 些功能塊之間要放在比較近的位置。哪些器件需要良好的匹配。了解該芯片的 電源線和地線一共有幾組， 每組之間各自是如何分布在版圖上的？ IC 工程師 要求的工作進(jìn)度與自己預(yù)估的進(jìn)度有哪些出入？ 2、全局設(shè)計(jì)：這個(gè)布局圖應(yīng)該和功能框圖或電路圖大體一致,然后根據(jù)模塊的 面積大小進(jìn)行

15、調(diào)整。布局設(shè)計(jì)的另一個(gè)重要的任務(wù)是焊盤的布局。焊盤的安排 要便于內(nèi)部信號(hào)的連接，要盡量節(jié)省芯片面積以減少制作成本。焊盤的布局還 應(yīng)該便于測試，特別是晶上測試。 3、分層設(shè)計(jì)：按照電路功能劃分整個(gè)電路，對(duì)每個(gè)功能塊進(jìn)行再劃分，每一個(gè) 模塊對(duì)應(yīng)一個(gè)單元。從最小模塊開始到完成整個(gè)電路的版圖設(shè)計(jì)，設(shè)計(jì)者需要 建立多個(gè)單元。這一步就是自上向下的設(shè)計(jì)。 4、版圖的檢查： （1）Design Rules Checker 運(yùn)行 DRC，DRC 有識(shí)別能力，能夠進(jìn)行復(fù)雜的 識(shí)別工作，在生成最終送交的圖形之前進(jìn)行檢查。程序就按照規(guī)則檢查文件運(yùn) 行，發(fā)現(xiàn)錯(cuò)誤時(shí)，會(huì)在錯(cuò)誤的地方做出標(biāo)記，并且做出解釋。 （2）Elec

16、trical Rules Checker 檢查線路短路， 線路開路和 floating 結(jié)點(diǎn)。 ERC 檢查到短路錯(cuò)誤后，將錯(cuò)誤提示局限在最短的連接通路上。 （3）Layout Versus Schematic LVS 比較 IC 版圖和原理圖，報(bào)告版圖連接 和原理圖的不一致， 并進(jìn)行修改直到版圖和電路圖完全一致。 5、版圖修改：Label 是否正確，label 所選的 layer 是否正確； Power 查看捕捉點(diǎn)設(shè)置是否正確。18 工 藝為 0.001,25 工藝為 0.01,035 工藝為 0.05;布局前考慮好出 PIN 的方向和位置; 布局前分析電路，完成同一功能的 MOS 管畫在一

17、起 2、 布局時(shí)注意:更改原理圖后一定記得 check and save；完成每個(gè) cell 后要?dú)w原 點(diǎn)；盡量用最上層金屬接出 PIN；金屬上走過的電壓很大時(shí),為避免尖角放電,拐 角處用斜角,不能走 90 度的直角。 3、 節(jié)省面積的途徑：電源線下面可以畫有器件.節(jié)省面積.數(shù)字電路版圖主要是 要節(jié)省面積，減小面積。 1.2 集成電路設(shè)計(jì)流程 圖 1-1 集成電路設(shè)計(jì)流程 模擬集成電路版圖設(shè)計(jì)流程： 1、閱讀研究報(bào)告。 2、理解電路原理圖。 3、了解電路的作用熟悉電流路徑晶大小知道匹配器件。 4、明白電路中寄生，匹配，噪聲的產(chǎn)生及解決方案對(duì)版圖模塊進(jìn)行平面布局。 5、對(duì)整個(gè)版圖進(jìn)行平面布局 。

18、 6、 熟練運(yùn)用 L-edit 軟件進(jìn)行版圖繪制 Esd 的保護(hù)設(shè)計(jì)進(jìn)行 drc 與 Lvs 檢查。 7、整理整個(gè)過程中的信息時(shí)刻做記錄 注意在設(shè)計(jì)過程中的交流。 1.3 集成電路版圖設(shè)計(jì)的發(fā)展現(xiàn)狀和趨勢 集成電路的出現(xiàn)與飛速發(fā)展徹底改變了人類文明和人們?nèi)粘Ｉ畹拿婺俊?近幾年，中國集成電路產(chǎn)業(yè)取得了飛速發(fā)展。中國集成電路產(chǎn)業(yè)已經(jīng)成為全球 半導(dǎo)體產(chǎn)業(yè)關(guān)注的焦點(diǎn)，即使在全球半導(dǎo)體產(chǎn)業(yè)陷入有史以來程度最嚴(yán)重的低 迷階段時(shí)，中國集成電路市場仍保持了兩位數(shù)的年增長率，憑借巨大的市場需 求、較低的生產(chǎn)成本、豐富的人力資源，以及經(jīng)濟(jì)的穩(wěn)定發(fā)展和寬松的政策環(huán) 境等眾多優(yōu)勢條件，以京津唐地區(qū)、長江三角洲地區(qū)和

19、珠江三角洲地區(qū)為代表 的產(chǎn)業(yè)基地迅速發(fā)展壯大，制造業(yè)、設(shè)計(jì)業(yè)和封裝業(yè)等集成電路產(chǎn)業(yè)各環(huán)節(jié)逐 步完善。 2006 年中國集成電路市場銷售額為 4862.5 億元，同比增長 27.8%。其中 IC 設(shè)計(jì)業(yè)年銷售額為 186.2 億元，比 2005 年增長 49.8%。 2007 年中國集成電路產(chǎn)業(yè)規(guī)模達(dá)到 1251.3 億元，同比增長 24.3%，集成電 路市場銷售額為 5623.7 億元，同比增長 18.6%。而計(jì)算機(jī)類、消費(fèi)類、網(wǎng)絡(luò)通 信類三大領(lǐng)域占中國集成電路市場的 88.1%。 目前，中國集成電路產(chǎn)業(yè)已經(jīng)形成了 IC 設(shè)計(jì)、制造、封裝測試三業(yè)及支撐 配套業(yè)共同發(fā)展的較為完善的產(chǎn)業(yè)鏈格局，隨

20、著 IC 設(shè)計(jì)和芯片制造行業(yè)的迅猛 發(fā)展，國內(nèi)集成電路價(jià)值鏈格局繼續(xù)改變，其總體趨勢是設(shè)計(jì)業(yè)和芯片制造業(yè) 所占比例迅速上升。 集成電路掩模版圖設(shè)計(jì)是實(shí)現(xiàn)集成電路制造所必不可少的設(shè)計(jì)環(huán)節(jié)，它不 僅關(guān)系到集成電路的功能是否正確，而且也會(huì)極大程度地影響集成電路的性能、 成本與功耗。近年來迅速發(fā)展的計(jì)算機(jī)、通信、嵌入式或便攜式設(shè)備中集成電 路的高性能低功耗運(yùn)行都離不開集成電路掩模版圖的精心設(shè)計(jì)。一個(gè)優(yōu)秀的掩 模版圖設(shè)計(jì)者對(duì)于開發(fā)超性能的集成電路是極其關(guān)鍵的。 集成電路掩模版圖設(shè)計(jì)是一門技術(shù)，它需要設(shè)計(jì)者具有電路系統(tǒng)原理與工 藝制造方面的基礎(chǔ)知識(shí)。但它更需要設(shè)計(jì)者的創(chuàng)造性、空間想象力和耐性，需 要設(shè)計(jì)者

21、長期工作的經(jīng)驗(yàn)和知識(shí)的積累，需要設(shè)計(jì)者對(duì)日新月異的集成電路發(fā) 展密切關(guān)注和探索。 1.4 集成電路版圖工具 L-edit 簡介 L-Edit 是一個(gè)圖形編輯器，它允許生成和修改集成電路掩模版上的幾何圖 形。鼠標(biāo)接口允許用戶執(zhí)行一般圖形操作。既可使用鼠標(biāo)訪問下拉菜單也可以 使用鍵盤來調(diào)用 L-Edit 命令。 (1) 文件和單元 使用文件、單元、連接器、掩模基元來描述布局設(shè)計(jì)，一個(gè)文件可以有 任意多個(gè)單元組成，在典型設(shè)計(jì)中，這些單元可以有層次關(guān)系，也可以相互獨(dú) 立，單元可以包括任意數(shù)量的掩?；瓦B接件，以及兩者的組合，掩模單元 由矩形、圖、直線、多邊形和技術(shù)層端口組成。 (2) 層次 完全層次

22、性的單元可以包含別的單元的連接件。一個(gè)連接件是一個(gè)單元的 “拷貝”；如果編輯連接單元，這種改變將反映到那個(gè)單元的所有連接件上。 L-Edit對(duì)層次不作限制。單元可以包含單元的連接件，被包含的單元又可以包 含別的連接件。這樣就形成了單元層次。在層次結(jié)構(gòu)中可以有任意級(jí)。 L-Edit 不能用于分離的層次結(jié)構(gòu)，連接件和基元幾何圖形都可以存在于層次結(jié)構(gòu)的任 意級(jí)中的同一單元內(nèi)。 (3) 單元設(shè)計(jì) L-Edit是一個(gè)低層次的，全定掩模編輯器，該編輯器不能執(zhí)行層的自動(dòng)轉(zhuǎn) 換。 (4) 層規(guī)劃 L-Edit是一個(gè)高層規(guī)劃工具。用戶可以選擇要顯示的連接件，它顯示一個(gè) 邊框，中間顯示單元名，也可以顯示掩模幾何圖

23、形。使用內(nèi)部隱藏時(shí)，可以操 作用戶設(shè)計(jì)的大型芯片級(jí)塊，以獲得所需要的層規(guī)劃。用戶可使用用于操作基 元的幾何圖形的命令。 (5) 文件格式 L-Edit能輸出兩種掩模布局交換格式（CIF，GDS）以及Tanner Research 公司的二進(jìn)制數(shù)據(jù)庫的格式TDB（Tanner Data Base），L-Edit能夠讀取 CIF（Caltech Intermediate Form）和TDB文件。 (6) L-Edit支持對(duì)象 L-Edit支持九種對(duì)象：框、直線、圖、多邊形、圓形、扇形、圓環(huán)形，端 口和單元連接元件，所有對(duì)象可以用同樣的方式來建立和編輯，移動(dòng)和選擇。 L-Edit不能對(duì)用戶繪制的圖形

24、進(jìn)行修改。L-Edit是面向?qū)ο蟮脑O(shè)計(jì)工具，而不是 位圖編輯器。 第二章 CMOS 集成電路板圖設(shè)計(jì) 2.1 版圖設(shè)計(jì)的概念和方法 版圖是包含集成電路的器件類型、器件尺寸、器件之間的相對(duì)位置及各個(gè) 器件之間的連接關(guān)系等相關(guān)物理信息的圖形，這些圖形由位于不同繪圖層上的 基本幾何圖形構(gòu)成。 圖2-1 集成電路板圖范例 版圖設(shè)計(jì)是集成電路設(shè)計(jì)和物理制造的中間環(huán)節(jié)，其主要目的是將設(shè)計(jì)好 的電路映射到硅片上進(jìn)行生產(chǎn)。在版圖設(shè)計(jì)的過程中，設(shè)計(jì)人員除了具備一定 的電學(xué)知識(shí)、基本電路設(shè)計(jì)和認(rèn)知能力、EDA工具的使用能力及良好的想象力 和一定的藝術(shù)美感之外，還需要對(duì)集成電路的物理結(jié)構(gòu)及生產(chǎn)工藝有所了解。 一、版

25、圖設(shè)計(jì)的方法 版圖設(shè)計(jì)在集成電路設(shè)計(jì)流程中位于后端，它是集成電路設(shè)計(jì)的最終目標(biāo)， 版圖設(shè)計(jì)的優(yōu)劣直接關(guān)系到芯片的工作速度和面積，因此版圖設(shè)計(jì)在集成電路 設(shè)計(jì)中起著非常重要的作用。版圖設(shè)計(jì)的流程是由設(shè)計(jì)方法決定的。版圖設(shè)計(jì) 方法可以從不同的角度進(jìn)行分類，如果按照自動(dòng)化程度，大致可分為三類：全 自動(dòng)設(shè)計(jì)、半自動(dòng)設(shè)計(jì)和手工設(shè)計(jì)。 1、全自動(dòng)版圖設(shè)計(jì) 全自動(dòng)版圖設(shè)計(jì)方法是指通過計(jì)算機(jī)輔助設(shè)計(jì)工具、利用電路的門級(jí)網(wǎng)表 自動(dòng)生成版圖的設(shè)計(jì)方法。電路的門級(jí)網(wǎng)表可以通過對(duì)RTL代碼進(jìn)行綜合得到。 RTL代碼是指用硬件描述語言(VHDL或Verilog)對(duì)電路邏輯進(jìn)行描述的代碼。 可以進(jìn)行全自動(dòng)版圖設(shè)計(jì)的EDA

26、工具主要有Cadence公司的SE、Synopsys的 Apollo 等。 2、半自動(dòng)設(shè)計(jì) 版圖的半自動(dòng)設(shè)計(jì)是指在計(jì)算機(jī)上利用符號(hào)進(jìn)行版圖輸入，符號(hào)代表不同 層版的版圖信息，然后通過自動(dòng)轉(zhuǎn)換程序?qū)⒎?hào)轉(zhuǎn)換成版圖。 3、人工設(shè)計(jì) 版圖的人工設(shè)計(jì)主要應(yīng)用在模擬集成電路的版圖設(shè)計(jì)、版圖單元庫文件的 建立和全定制數(shù)字集成電路設(shè)計(jì)中。模擬集成電路因其復(fù)雜而無規(guī)則的電路形 式(相對(duì)于數(shù)字電路而言)，故在技術(shù)上只適宜于采用全定制的人工設(shè)計(jì)方法； 版圖的基本單元因其性能和面積的要求而需要采用全定制的人工設(shè)計(jì)方法；全 定制數(shù)字集成電路的版圖因考慮到其成本與性能而采用全定制設(shè)計(jì)方法。 人工設(shè)計(jì)版圖是指設(shè)計(jì)者利用版

27、圖設(shè)計(jì)工具，通過編輯基本圖形(如連線、 矩形和多邊形等)得到晶體管和其他基本元件的版圖，然后將這些基本元件互連 生成小規(guī)模的單元，通過逐層繪圖的方式形成最后的整個(gè)集成電路版圖。在這 種設(shè)計(jì)方法下，計(jì)算機(jī)只作為繪圖與規(guī)則驗(yàn)證工具而起輔助作用，對(duì)所設(shè)計(jì)的 版圖的每一部分，設(shè)計(jì)者都要進(jìn)行反復(fù)的比較、權(quán)衡、調(diào)整和修改，要求得到 最佳尺寸的元器件、最合理的版圖布局和路徑最短的互連線等。 人工設(shè)計(jì)在獲得最佳芯片性能的同時(shí)，也因?yàn)樾酒娣e最小而大大降低了 每個(gè)芯片的生產(chǎn)成本，但其設(shè)計(jì)周期要比自動(dòng)和半自動(dòng)設(shè)計(jì)方法長。 二、版圖中的繪圖層 繪圖層是指完成集成電路的版圖設(shè)計(jì)所需要的最少分層數(shù)目。我們以N阱 CMO

28、S工藝為例，通常情況下，繪圖層的種類有：N阱層(N Well)、有源區(qū)層 (Active)、多晶硅柵層(Poly)、P選擇層(P Select)、N選擇層(N Select)、接觸孔層 (Contact)、通孔層(Via)、金屬層(Metal)、文字標(biāo)注層(Text)和焊盤層(Pad)。 1、N阱層 “N阱”用來確定N型襯底的區(qū)域。PMOS晶體管是制造在N阱上的，這時(shí) 的N阱必須連接到電源VDD上。圖2-2給出了N阱區(qū)的橫截面圖和相對(duì)應(yīng)的掩膜 版圖。 圖2-2 N阱的橫截面圖和掩膜版圖 2、有源區(qū)層 有源區(qū)是晶體管的源區(qū)和漏區(qū)建立的基礎(chǔ)，源區(qū)和漏區(qū)是通過多晶硅柵兩 旁的有源區(qū)來確定的。有源區(qū)旁

29、的場氧區(qū)起隔離的作用。圖2-3表示的是有源區(qū) 的橫截面圖和掩膜版圖。 圖2-3 有源區(qū)的橫截面圖和掩膜版圖 3、N選擇層和P選擇層 MOS晶體管有源區(qū)是通過將N型雜質(zhì)離子或P型雜質(zhì)離子注入到N選擇層或 P選擇層掩膜定義的襯底的區(qū)域中形成的，所以N選擇層或P選擇層用來定義覆 蓋包含有源區(qū)的區(qū)域。N選擇層(或P選擇層)和有源區(qū)共同形成了擴(kuò)散區(qū)(ndiff或 pdiff，又稱為N+或P+)。 N+區(qū)域的形成是通過將砷或磷離子注入到圓片上有源區(qū)的開口處得到的。 N+區(qū)域的橫截面圖和掩膜版圖如圖2-4所示。 圖2-4 N+區(qū)域的橫截面圖和掩膜版圖 4、多晶硅柵層 集成電路中的柵極通常用多晶硅來進(jìn)行淀積。

30、多晶硅除了可以用來淀積柵 極之外，還可以用來生成電阻。另外，多晶硅柵層和金屬層一樣也可用于互連， 但是由于金屬的電阻比較小，所以可以用于任何地方的互連線，而多晶硅柵層 的電阻比較大，所以在用它作為互連線的時(shí)候僅用于單元內(nèi)部，防止走線太長 而增加電阻值。 5、金屬層 金屬層在集成電路芯片中起互連的作用。通常情況下，金屬層數(shù)的多少表 示了一個(gè)集成電路芯片的復(fù)雜程度。 在芯片面積的約束下，器件之間的互連依靠單層金屬基本上是不可能完成 的，所以需要增加金屬的層數(shù)。不同的金屬層之間需要有絕緣層來進(jìn)行隔離， 其互連由它們之間的通孔來完成。在版圖設(shè)計(jì)中，金屬層用線條來表示，線條 拐角可以是90也可以是45，

31、不同層的金屬通常用M1、M2、M3等來表示，并 用不同顏色的線條來進(jìn)行區(qū)分。金屬層的線條需要滿足一定的寬度要求，但由 于芯片面積的約束，在實(shí)際布線中通常就采用設(shè)計(jì)規(guī)則所規(guī)定的最小尺寸。金 屬層除了起到互連的作用外，還可以用來進(jìn)行電源線和地線的布線。在布電源 線的時(shí)候，金屬線條的寬度通常要大于設(shè)計(jì)規(guī)則中定義的最小寬度，防止電流 過大將金屬線條熔斷，造成斷路現(xiàn)象。 6、接觸孔層和通孔層 接觸孔包括有源區(qū)接觸孔(Active Contact)和多晶硅接觸孔(Poly Contact)。有 源區(qū)接觸孔用來連接第一層金屬和 N+ 或 P+ 區(qū)域，其橫截面和掩膜版圖示于圖 2-5 中。在版圖設(shè)計(jì)中有源區(qū)接

32、觸孔的形狀通常是正方形。 圖 2-5 有源區(qū)接觸孔圖示 在有源區(qū)的面積允許的情況下，應(yīng)該盡可能多地打接觸孔(參見圖 2-6)，這 是因?yàn)榻佑|孔是由金屬形成的，存在一定的阻值，假設(shè)每個(gè)接觸孔的阻值為 R，多個(gè)接觸孔相當(dāng)于多個(gè)并聯(lián)的電阻。 假如在 M1 和有源區(qū)之間有 N 個(gè)接觸孔，則其等效電阻為 R/N。接觸孔數(shù) 目越多即并聯(lián)的電阻數(shù)目就越多，等效阻值就越小。 圖 2-6 應(yīng)盡可能多地打接觸孔 在版圖設(shè)計(jì)中，接觸孔只有一層，而通孔可能需要多層。我們將連接第一 層和第二層金屬的通孔表示為 V1，連接第二層和第三層金屬的通孔表示為 V2，依此類推。我們將連接第一層金屬和第二層金屬的通孔 V1 示于圖

33、 2-7 中。 通孔(Via)用于相鄰金屬層之間的連接，其形狀同樣也是正方形。在面積允許的 情況下，同樣應(yīng)該盡可能多地打通孔。 圖 2-7 第一層通孔的圖 7、文字標(biāo)注層 文字標(biāo)注層用于版圖中的文字標(biāo)注，目的是方便設(shè)計(jì)者對(duì)器件、信號(hào)線、 電源線、地線等進(jìn)行標(biāo)注，便于版圖的查看，尤其在進(jìn)行驗(yàn)證的時(shí)候，便于查 找錯(cuò)誤的位置。在進(jìn)行版圖制造的時(shí)候并不會(huì)生成相應(yīng)的掩膜層。 8、焊盤層 焊盤提供了芯片內(nèi)部信號(hào)到封裝接腳的連接，其尺寸通常定義為綁定導(dǎo)線 需要的最小尺寸。 2.2 工藝設(shè)計(jì)規(guī)則 設(shè)計(jì)規(guī)則是設(shè)計(jì)人員與工藝人員之間的接口與“協(xié)議” ， 版圖設(shè)計(jì)必須無 條件的服從的準(zhǔn)則，可以極大地避免由于短路、斷

34、路造成的電路失效和容差以 及寄生效應(yīng)引起的性能劣化。設(shè)計(jì)規(guī)則主要包括幾何規(guī)則、電學(xué)規(guī)則以及走線 規(guī)則。其中幾何設(shè)計(jì)規(guī)則通常有兩類： 一、微米準(zhǔn)則：用微米表示版圖規(guī)則中諸如最小特征尺寸和最小允許間隔的絕 對(duì)尺寸。 二、 準(zhǔn)則：用單一參數(shù) 表示版圖規(guī)則，所有的幾何尺寸都與 成線性比例。 設(shè)計(jì)規(guī)則分類如下： 1、拓?fù)湓O(shè)計(jì)規(guī)則（絕對(duì)值）：最小寬度、最小間距、最短露頭、離周邊最短距 離。 2、 設(shè)計(jì)規(guī)則（相對(duì)值）：最小寬度 w=m、最小間距 s=n、最短露頭 t=l、 離周邊最短距離 d=h（ 由 IC 制造廠提供，與具體的工藝類型有關(guān)， m、n、l、h 為比例因子，與圖形類形有關(guān)） 。 用特定工藝制造

35、電路的物理掩膜版圖都必須遵循一系列幾何圖形排列的規(guī) 則，這些規(guī)則稱為版圖設(shè)計(jì)規(guī)則。通過適度的圖形排列可以得到較高的成品率， 通過將芯片上不同的器件進(jìn)行高密度放置能得到更高的面積利用率，但這兩者 常常是相互矛盾的。一個(gè)特定制造工藝的版圖設(shè)計(jì)規(guī)則通常指出了成品率和密 度之間的一個(gè)最優(yōu)的平衡點(diǎn)。 （1）寬度規(guī)則（width rule）：寬度指封閉幾何圖形的內(nèi)邊之間的距離。 （2）間距規(guī)則（Separation rule）：間距指各幾何圖形外邊界之間的距離。 同一工藝層的間距(spacing)不同工藝層的間距(separation) （3）交疊規(guī)則（Overlap rule）交疊有兩種形式：一幾何圖形

36、內(nèi)邊界到另一 圖形的內(nèi)邊界長度（intersect）和 一幾何圖形外邊界到另一圖形的內(nèi)邊界長度 （enclosure） （4） 因?yàn)槲锢斫Y(jié)構(gòu)直接決定晶體管的跨導(dǎo)、寄生電容和電阻，以及用于 特定功能的硅區(qū)，所以說物理版圖的設(shè)計(jì)與整個(gè)電路的性能（面積、速度、功 耗）關(guān)系密切。 另一方面，邏輯門精密的版圖設(shè)計(jì)需要花費(fèi)很多的時(shí)間與精力。 這在按照嚴(yán)格的限制對(duì)電路的面積和性能進(jìn)行優(yōu)化時(shí)是非常需要的。但是，對(duì) 大多數(shù)數(shù)字 VLSI 電路的設(shè)計(jì)來說，自動(dòng)版圖生成是更好的選擇（如用標(biāo)準(zhǔn)單 元庫，計(jì)算機(jī)輔助布局布線） 。為判斷物理規(guī)范和限制，VLSI 設(shè)計(jì)人員對(duì)物理 掩膜版圖工藝必須有很好的了解。 因?yàn)槲锢斫Y(jié)構(gòu)

37、直接決定晶體管的跨導(dǎo)、寄生 電容和電阻，以及用于特定功能的硅區(qū)，所以說物理版圖的設(shè)計(jì)與整個(gè)電路的 性能（面積、速度、功耗）關(guān)系密切 。CMOS 邏輯門掩膜版圖的設(shè)計(jì)是一個(gè)不 斷反復(fù)的過程。首先是電路布局（實(shí)現(xiàn)預(yù)期的邏輯功能）和晶體管尺寸初始化 （實(shí)現(xiàn)期望的性能規(guī)范） 。繪制出一個(gè)簡單的電路版圖，在圖上顯示出晶體管位 置、管間的局部互連和接觸孔的位置。 2.3 版圖驗(yàn)證 2.3.1 LVS 驗(yàn)證 1、LVS 工作原理和基本流程 LVS 全稱 Layout Versus Schematics， 是 Dracula 的驗(yàn)證工具，用來驗(yàn)證 版圖和邏輯圖是否匹配。LVS 在晶體管級(jí)比較版圖和邏輯圖的連接

38、性，而且輸 出所有不一致的地方。Dracula 從圖形系統(tǒng)中產(chǎn)生版圖數(shù)據(jù)。Dracula 把 GDS2 格式的 Layout 文件轉(zhuǎn)換為 Layout 網(wǎng)表，LOGLVS，Dracula 網(wǎng)絡(luò)編輯器，將 Schematic 或 CDL 描述的門級(jí)和晶體管級(jí)的網(wǎng)表轉(zhuǎn)化為 LVS 網(wǎng)表。LVS 能 夠把每一個(gè)網(wǎng)絡(luò)轉(zhuǎn)化為一個(gè)電路模型。從一個(gè)電路的輸入和輸出開始，LVS 跟 蹤兩種電路模型。Dracula 利用啟發(fā)式每一次搜索電路的一步。首先，LVS 跟 蹤 I/O 模型，然后搜索要求最少回溯的路徑。當(dāng) LVS 在跟蹤的過程中檢測到 匹配的話，Dracula 就給這個(gè)匹配的器件和節(jié)點(diǎn)一個(gè)匹配的標(biāo)識(shí)。當(dāng)

39、 LVS 檢測 到一個(gè)不匹配，它就停止在那個(gè)搜索的路徑。如果 LVS 指定了所有的器件和 給出了一個(gè)匹配的標(biāo)識(shí)的話或者在搜索路徑上沒有一致的地方的話，LVS 會(huì)考 慮到這兩個(gè)模型的連續(xù)性。當(dāng) Dracula 檢測到不一致的地方，它會(huì)以輸出列表 和圖表形式表示出來。除了比較兩個(gè)網(wǎng)絡(luò)，LVS 也比較器件的襯底類型（在 COMS 電路中 NMOS 和 PMOS）和一些器件參數(shù)。 2、LVS 工具包括下列的檢查 1) 版圖與版圖 版圖與版圖（LVL）是 LVS 的一部分，它是用來比較器件級(jí)或門級(jí)兩個(gè) 相似版圖的數(shù)據(jù)庫，從而報(bào)出在互連關(guān)系和器件參數(shù)方面不一致的地方。 2) 邏輯與邏輯 邏輯與邏輯（SVS

40、）是 LVS 的一部分，它是來比較兩個(gè)邏輯圖的。 3) 版圖與邏輯 版圖與邏輯(LVS)是用來確認(rèn)版圖和邏輯圖是否一直工作。LVS 比較版圖 和邏輯圖在晶體管級(jí)的連接是否正確，并以報(bào)告的形式列出差異之處。 LVS 的錯(cuò)誤類型 LVS 的錯(cuò)誤類型大體分為兩類：不一致的點(diǎn)和失配器件。不一致點(diǎn)可分為 節(jié)點(diǎn)不一致和器件不一致。節(jié)點(diǎn)不一致是指版圖和邏輯圖中各有一節(jié)點(diǎn)，這兩 個(gè)節(jié)點(diǎn)所連器件的情況相似，但是又不完全相同。器件不一致是指版圖和邏輯 圖各有一器件，這兩個(gè)器件相同，所連接的節(jié)點(diǎn)情況很相似，但又不完全相同。 失配器件是指所有的器件在邏輯圖中有而在版圖中沒有，或在版圖中有而在邏 輯圖中沒有。具體來講，

41、LVS 的錯(cuò)誤類型有以下十五種： 1、匹配的節(jié)點(diǎn)上沒有器件； 2、匹配的器件上有不匹配的節(jié)點(diǎn)； 3、器件不匹配； 4、匹配的節(jié)點(diǎn)上有多余的版圖器件； 5、匹配的節(jié)點(diǎn)上有多余的線路圖器件； 6、匹配的節(jié)點(diǎn)上有非匹配的版圖和線路圖器件； 7、其他不匹配的版圖器件； 8、其他不匹配的線路圖器件； 9、器件的類型（N 型和 P 型，多晶電阻或擴(kuò)散電阻）不匹配； 10、器件得尺寸（W 或 L）不匹配； 11、 MOS 可逆性錯(cuò)誤； 12、襯底連接不匹配； 13、器件的電源連接不匹配（多電源供電的情況） ； 14、簡化多個(gè) MOS 拼接為單個(gè) MOS 時(shí)出錯(cuò)（與 LVSCHK 中命令得 K 選 項(xiàng)有關(guān)）

42、； 15、過濾多余的器件出錯(cuò)（與 LVSCHK 中命令的 F 選項(xiàng)有關(guān)） 。 LVS 錯(cuò)誤既指單個(gè)器件、單個(gè)節(jié)點(diǎn)，又指組合結(jié)構(gòu)（子電路） 。不匹配的 子電路（子電路中有多個(gè)器件和節(jié)點(diǎn)）往往只是其中的一個(gè)和幾個(gè)節(jié)點(diǎn)或器件 不匹配，并不是所有的都不匹配。與一個(gè)不匹配點(diǎn)關(guān)聯(lián)的一切器件和節(jié)點(diǎn)都作 為錯(cuò)誤的個(gè)數(shù)，LVS 報(bào)告文件里分別列出了每一個(gè)不匹配點(diǎn)。錯(cuò)誤報(bào)告與人們 通常的理解有出入，例如：兩根信號(hào)線調(diào)換了位置，按常理來說，只能算一個(gè) 錯(cuò)誤，但 LVS 報(bào)告有兩個(gè)錯(cuò)誤。 2.3.2 DRC 驗(yàn)證 由于繪制的圖樣是要制作集成電路的光罩圖樣，必須配合設(shè)計(jì)規(guī)則繪制圖 層，才能確保流程時(shí)的效率。選擇 Too

43、lsDRC 命令，打開 Design Rule Check 對(duì)話框，選中 Write errors to file 復(fù)選框?qū)㈠e(cuò)誤項(xiàng)目紀(jì)錄到 Cell0.drc 文件或自行 取文件名，若單擊“確定”按鈕，則進(jìn)行設(shè)計(jì)規(guī)則檢查。進(jìn)行設(shè)計(jì)規(guī)則檢查的 結(jié)果發(fā)現(xiàn)有兩個(gè)錯(cuò)誤，單擊“確定”按鈕后，可選擇 ToolsClear Error Layer 命令清除錯(cuò)誤符號(hào)，或利用按鈕清除。 表 2-1 典型設(shè)計(jì)規(guī)則 1）有源區(qū) N 區(qū) 5um P 區(qū) 10um 2）多晶硅柵寬度（即 MOS 管溝道長度） 2um 3）N-Select to Active 2um 4）Poly to Active Spacing 1u

44、m Poly to Poly Spacing 2um Poly Contact Exact Size 2um Poly Minimum Width 2um 5）Active to Active Spacing 3um Active Contact to Gate Spacing 2um 6）Via Exact Size 2um Metal1 Overlap of Via 1um Via to Poly Contact Spacing 2um Via to Poly Spacing 2um 如果符合規(guī)則，則如圖 2-8 所示： 圖 2-8 符合設(shè)計(jì)規(guī)則的 DRC 驗(yàn)證 如果不符合規(guī)則，則如圖 2

45、-9 所示： 圖 2-9 有規(guī)則錯(cuò)誤的 DRC 驗(yàn)證圖 若出現(xiàn)錯(cuò)誤,查找范例設(shè)計(jì)規(guī)則內(nèi)容, 打開 Setup Design Rules 對(duì)話框(或單 擊按鈕)，再從其中的 Rules list 列表框中選擇選項(xiàng)來觀看該條設(shè)計(jì)規(guī)則的設(shè)定并 修改,直到無 DRC 錯(cuò)誤為止。 2.3.3 ERC 驗(yàn)證 電學(xué)規(guī)則檢查(ERC)主要檢測電路中的節(jié)點(diǎn)連接錯(cuò)誤并進(jìn)行天線規(guī)則檢查。 由于許多節(jié)點(diǎn)連接錯(cuò)誤在做 LVS 檢查的時(shí)候也可以被查到，所以在實(shí)際應(yīng)用中 ERC 檢查是可選的，有些設(shè)計(jì)規(guī)則工具直接將 ERC 檢查工具嵌入在 DRC 檢查 工具之中，作為一個(gè)可供選擇的選項(xiàng)出現(xiàn)。電學(xué)規(guī)則檢查的內(nèi)容主要有以下五

46、種。 1、天線規(guī)則檢查 天線效應(yīng)：指的是在集成電路芯片中，一條條金屬線就像一根根天線，當(dāng) 芯片中有游離的電荷時(shí)， “天線”就會(huì)將這些游離的電荷收集起來，收集的電荷數(shù) 量與天線長度成正比。當(dāng)收集的電荷達(dá)到一定數(shù)量的時(shí)候，就會(huì)產(chǎn)生放電現(xiàn)象， 放電會(huì)造成集成電路器件的損壞，而最容易被損壞的就是柵氧化層。 2、非法器件檢查 非法器件通常指的是源極接地的 PMOS 晶體管或源極接電源的 NMOS 晶 體管。 3、節(jié)點(diǎn)開路 節(jié)點(diǎn)開路是指應(yīng)該連接在一起的器件沒有連接，表現(xiàn)為同一個(gè)節(jié)點(diǎn)名出現(xiàn) 多次。 4、節(jié)點(diǎn)短路 節(jié)點(diǎn)短路是指不應(yīng)該連接在一起的器件發(fā)生了連接，表現(xiàn)為同一個(gè)節(jié)點(diǎn)出現(xiàn) 多個(gè)節(jié)點(diǎn)名。 5、孤立接觸孔

47、 接觸孔如果沒有被相應(yīng)的金屬線包裹，就會(huì)出現(xiàn)此類錯(cuò)誤。另外，還有其他 的一些檢查內(nèi)容，在這里就不一一詳細(xì)列舉。 2.4 本章小結(jié) 本章介紹了版圖設(shè)計(jì)的基本概念，對(duì)全自動(dòng)版圖設(shè)計(jì)、半自動(dòng)版圖設(shè)計(jì)、 人工設(shè)計(jì)進(jìn)行了簡單的介紹。對(duì)常規(guī)版圖基本圖層，N 阱層、有源區(qū)層、N 選 擇層和 P 選擇層、多晶硅柵層、 金屬層、接觸孔層和通孔層、文字標(biāo)注層，做 了簡單圖示和說明，加深了對(duì)版圖的結(jié)構(gòu)了解。同時(shí)在第三小結(jié)中也對(duì)工藝設(shè) 計(jì)中的微米準(zhǔn)則、 準(zhǔn)則，做出了簡單介紹。第四小結(jié)詳細(xì)解釋了的版圖的 DRC 和 LVS 驗(yàn)證原理和流程。 第三章 全加器原理及一位全加器原理圖設(shè)計(jì) 3.1 一位全加器原理簡介 一位全加

48、器(FA)的邏輯表達(dá)式為： （3-1） 1iiiiSABC （3- 11iiiiiiiCAbBCAC 2） 其中 Ai,Bi 為要相加的數(shù)，Ci-1 為進(jìn)位輸入；Si 為和，Ci 是進(jìn)位輸出； 如果要實(shí)現(xiàn)多位加法可以進(jìn)行級(jí)聯(lián)，就是串起來使用；比如 32 位+32 位，就需 要 32 個(gè)全加器；這種級(jí)聯(lián)就是串行結(jié)構(gòu)速度慢，如果要并行快速相加可以用超 前進(jìn)位加法，超前進(jìn)位加法前查閱相關(guān)資料； 如果將全加器的輸入置換成 A 和 B 的組合函數(shù) Xi 和 Y（S0S3 控制）,然后再 將 X,Y 和進(jìn)位數(shù)通過全加器進(jìn)行全加，就是 ALU 的邏輯結(jié)構(gòu)。 即 X=f（A，B) Y=f（A，B） 不同的控制參數(shù)可以得到不同的組合函數(shù),因而能夠?qū)崿F(xiàn)多種算術(shù)運(yùn)算和邏 輯運(yùn)算。對(duì)兩個(gè)