1、VHDL程序基本結(jié)構(gòu),圖2.4 VHDL程序設(shè)計(jì)基本結(jié)構(gòu),2.2 VHDL程序基本結(jié)構(gòu),一個(gè)相對(duì)完整的VHDL程序?qū)嶓w(Entity)、結(jié)構(gòu)體(Architecture)、配置(Configuration)、(Package)和庫(kù)(Library)5個(gè)部分。,VHDL程序基本結(jié)構(gòu),（1）庫(kù)、程序包使用說明：用于打開(調(diào)用)本設(shè)計(jì)實(shí)體 將要用到的庫(kù)、程序包；程序包存放各個(gè)設(shè)計(jì)模塊共享的 數(shù)據(jù)類型、常數(shù)和子程序等；庫(kù)是專門存放預(yù)編譯程序包 的地方。,（2）實(shí)體：用于描述所設(shè)計(jì)的系統(tǒng)的外部接口信號(hào)，是可視部分；,（3）結(jié)構(gòu)體：用于描述系統(tǒng)內(nèi)部的結(jié)構(gòu)和行為，建立輸入和輸出之間的關(guān)系，是不可視部分。,（

2、4）配置說明語(yǔ)句：主要用于以層次化的方式對(duì)特定的設(shè)計(jì)實(shí)體進(jìn)行元件例化，或是為實(shí)體選定某個(gè)特定的結(jié)構(gòu)體。,VHDL程序基本結(jié)構(gòu),實(shí)體(ENTITY)是一個(gè)設(shè)計(jì)實(shí)體的表層設(shè)計(jì)單元，其功能是對(duì)這個(gè)設(shè)計(jì)實(shí)體與外部電路進(jìn)行接口描述。它規(guī)定了設(shè)計(jì)單元的輸入輸出接口信號(hào)或引腳，是設(shè)計(jì)實(shí)體經(jīng)封裝后對(duì)外的一個(gè)通信界面。 1實(shí)體語(yǔ)句結(jié)構(gòu) 實(shí)體說明單元的常用語(yǔ)句結(jié)構(gòu)如下： ENTITY 實(shí)體名 IS GENERIC(類屬表)； PORT(端口表)； END ENTITY 實(shí)體名；,2.2.1 實(shí)體,VHDL程序基本結(jié)構(gòu),實(shí)體說明單元必須以語(yǔ)句“ENTITY 實(shí)體名IS”開始，以語(yǔ)句“END ENTITY 實(shí)體名；”

3、結(jié)束。 實(shí)體名是設(shè)計(jì)者自己給設(shè)計(jì)實(shí)體的命名，可作為其他設(shè)計(jì)實(shí)體對(duì)該設(shè)計(jì)實(shí)體進(jìn)行調(diào)用時(shí)用。 中間在方括號(hào)內(nèi)的語(yǔ)句描述，在特定的情況下并非是必須的。例如構(gòu)建一個(gè)VHDL仿真測(cè)試基準(zhǔn)等情況中可以省去方括號(hào)中的語(yǔ)句。,VHDL程序基本結(jié)構(gòu),2類屬(GENERIC)說明語(yǔ)句 類屬(GENERIC)參量是一種端口界面常數(shù)，常以一種說明的形式放在實(shí)體或塊結(jié)構(gòu)體前的說明部分。類屬為所說明的環(huán)境提供了一種靜態(tài)信息通道，類屬的值可以由設(shè)計(jì)實(shí)體外部提供。 類屬說明的一般書寫格式如下： GENERIC(常數(shù)名；數(shù)據(jù)類型：設(shè)定值 ；常數(shù)名：數(shù)據(jù)類型：設(shè)定值 )；,VHDL程序基本結(jié)構(gòu),LIBRARY IEEE; USE

4、 IEEE.STD_LOGIC_1164.ALL; ENTITY AND2 IS GENERIC(RISEW：TIME:=1 ns； FALLW：TIME:=1 ns)； PORT( A1：IN STD_LOGIC； A0：IN STD_LOGIC； Z0：OUT STD_LOGIC)； END ENTITY AND2；,【例2.2】2輸入與門的實(shí)體描述,類屬說明中定義參數(shù)RISEW為上沿寬度，F(xiàn)ALLW為下沿寬 度，它們分別為 1 ns，這兩個(gè)參數(shù)用于仿真模塊的設(shè)計(jì)。,VHDL程序基本結(jié)構(gòu),實(shí)體端口說明的一般書寫格式如下： PORT(端口名：端口模式 數(shù)據(jù)類型； 端口名：端口模式 數(shù)據(jù)類型)

5、；,端口名是設(shè)計(jì)者為實(shí)體的每一個(gè)對(duì)外通道(系統(tǒng)引腳)所取的名字，一般用幾個(gè)英文字母組成； 端口模式(端口方向)是指這些通道上的數(shù)據(jù)流動(dòng)方式，即定義引腳是輸入還是輸出； 數(shù)據(jù)類型是指端口上流動(dòng)的數(shù)據(jù)的表達(dá)格式。,3PORT端口說明,VHDL程序基本結(jié)構(gòu),圖2.5 端口模式符號(hào)圖,IEEE 1076標(biāo)準(zhǔn)包中定義了4種常用的端口模式，各端口模式的功能及符號(hào)分別見表2.1和圖2.5。,表2.1 端口模式說明,VHDL程序基本結(jié)構(gòu),PORT(n0，n1，select：IN BIT； q：OUT BIT； bus：OUT BIT_VECTOR(7 DOWNTO 0)；,【例2.3】端口模式及數(shù)據(jù)類型定義,

6、說明：n0， n1，select 是輸入引腳，屬于BIT型； q是輸出引腳，BIT型； bus是一組8位二進(jìn)制總線，屬于BIT_VECTOR。,VHDL程序基本結(jié)構(gòu),LIBRARY IEEE； USE IEEE.STD_LOGIC.1164.ALL； ENTITY mm IS PORT(n0，n1，select：IN STD_LOGIC； Q：OUT STD_LOGIC； Bus：OUT STD_LOGIC_VECTOR(7 DOWNTO 0)； END ENTITY mm；,【例2.4】端口模式及IEEE庫(kù)數(shù)據(jù)類型定義,例中端口數(shù)據(jù)類型取自IEEE標(biāo)準(zhǔn)庫(kù)(該庫(kù)中有數(shù)據(jù)類型和 函數(shù)的說明)，其

7、中STD_LOGIC 取值為“0”，“1”，“X”和 “Z”。因?yàn)槭褂昧藥?kù)，所以在實(shí)體說明前要增加庫(kù)說明語(yǔ)句。,VHDL程序基本結(jié)構(gòu),2.2.2 結(jié)構(gòu)體,結(jié)構(gòu)體(ARCHITECTURE)是設(shè)計(jì)實(shí)體的一個(gè)重要部分，結(jié)構(gòu)體將具體實(shí)現(xiàn)一個(gè)實(shí)體。 結(jié)構(gòu)體不能單獨(dú)存在，它必須有一個(gè)界面說明，即一個(gè)實(shí)體。 對(duì)于具有多個(gè)結(jié)構(gòu)體的實(shí)體，必須用CONFIGURATION 配置語(yǔ)句指明用于綜合的結(jié)構(gòu)體和用于仿真的結(jié)構(gòu)體，即在綜合后的可映射于硬件電路的設(shè)計(jì)實(shí)體中，一個(gè)實(shí)體只對(duì)應(yīng)一個(gè)結(jié)構(gòu)體。 在電路中，如果實(shí)體代表一個(gè)器件符號(hào)，則結(jié)構(gòu)體描述了這個(gè)符號(hào)的內(nèi)部行為。,VHDL程序基本結(jié)構(gòu),ARCHITECTURE 結(jié)構(gòu)

8、體名 OF 實(shí)體名 IS 說明語(yǔ)句 -內(nèi)部信號(hào)，常數(shù)，數(shù)據(jù)類型，函數(shù)等的定義 BEGIN 功能描述語(yǔ)句 END ARCHITECTURE 結(jié)構(gòu)體名；,1. 結(jié)構(gòu)體語(yǔ)句格式,VHDL程序基本結(jié)構(gòu),ENTITY mux IS PORT(a0，a1：IN BIT； Sel：IN BIT； Sh：OUT BIT)； END mux； ARCHITECTURE dataflow OF mux IS BEGIN sh=(a0 AND sel)OR(NOT sel AND a1)； END dataflow；,【例2.5】結(jié)構(gòu)體描述,VHDL程序基本結(jié)構(gòu),結(jié)構(gòu)體中的說明語(yǔ)句是對(duì)結(jié)構(gòu)體的功能描述語(yǔ)句中將要用

9、到的信號(hào)(SIGNAL)、數(shù)據(jù)類型(TYPE)、常數(shù)(CONSTANT)、 元件(COMPONENT)、函數(shù)(FUNCTION)和過程(PROCEDURE) 等加以說明的語(yǔ)句。 在一個(gè)結(jié)構(gòu)體中說明和定義的數(shù)據(jù)類型、常數(shù)、元件、函 數(shù)和過程只能用于這個(gè)結(jié)構(gòu)體中，若希望其能用于其他的實(shí)體 或結(jié)構(gòu)體中，則需要將其作為程序包來(lái)處理。,2結(jié)構(gòu)體說明語(yǔ)句,VHDL程序基本結(jié)構(gòu),3. 功能描述語(yǔ)句 描述設(shè)計(jì)實(shí)體的具體行為，它包含兩類語(yǔ)句： (1)并行語(yǔ)句：并行語(yǔ)句總是在進(jìn)程語(yǔ)句(PROCESS)的外 部，語(yǔ)句的執(zhí)行與書寫順序無(wú)關(guān)，總是同時(shí)被執(zhí)行。 (2)順序語(yǔ)句：順序語(yǔ)句總是在進(jìn)程語(yǔ)句(PROCESS)的內(nèi)

10、 部，該語(yǔ)句是順序執(zhí)行的。 一個(gè)結(jié)構(gòu)體可以包含幾個(gè)類型的子結(jié)構(gòu)描述：BLOCK(塊) 描述、PROCESS(進(jìn)程)描述、SUNPROGRAMS(子程序)描 述。,VHDL程序基本結(jié)構(gòu),塊語(yǔ)句是由一系列并行執(zhí)行語(yǔ)句構(gòu)成的組合體，它的功 能是將結(jié)構(gòu)體中的并行語(yǔ)句組成一個(gè)或多個(gè)模塊。 進(jìn)程語(yǔ)句定義順序語(yǔ)句模塊，用于將從外部獲得的信號(hào) 值，或內(nèi)部的運(yùn)算數(shù)據(jù)向其他的信號(hào)進(jìn)行賦值。 子程序調(diào)用語(yǔ)句用于調(diào)用一個(gè)已設(shè)計(jì)好的子程序。 信號(hào)賦值語(yǔ)句將設(shè)計(jì)實(shí)體內(nèi)的處理結(jié)果向定義的信號(hào)或界 面端口進(jìn)行賦值。 元件例化語(yǔ)句對(duì)其他的設(shè)計(jì)實(shí)體作元件調(diào)用說明。,VHDL程序基本結(jié)構(gòu),使用BLOCK語(yǔ)句描述的格式如下： 塊標(biāo)號(hào)

11、:BLOCK BEGIN END BLOCK 塊標(biāo)號(hào)；,1) BLOCK塊語(yǔ)句,VHDL程序基本結(jié)構(gòu),ENTITY mux IS PORT (d0，d1，sel： IN BIT； q：OUT BIT)； END mux； ARCHITECTURE connect OF mux IS SIGNAL tmp1，tmp2，tmp3：BIT； BEGIN cale：BLOCK BEGIN tmp1=d0 AND sel； tmp2=d1 AND (NOT sel)； tmp3=tmp1 OR tmp2； q=tmp3； END BLOCK cale； END connect；,【例2.6】 用塊語(yǔ)句實(shí)

12、現(xiàn)的二選一電路,VHDL程序基本結(jié)構(gòu),進(jìn)程描述的格式如下： 進(jìn)程名：PROCESS(信號(hào)1，信號(hào)2，) BEGIN END PROCESS 進(jìn)程名； 進(jìn)程語(yǔ)句中總是帶有信號(hào)變量（敏感變量），只有當(dāng)信號(hào) 變量發(fā)生變化時(shí)，進(jìn)程才被啟動(dòng)，將進(jìn)程里的語(yǔ)句從上到下 順序執(zhí)行一遍，執(zhí)行完了就回到開始的PROCESS語(yǔ)句。,2) 進(jìn)程(Process)語(yǔ)句描述,VHDL程序基本結(jié)構(gòu),ENTITY mux2 IS PORT (d0，d1，sel：IN BIT； q：OUT BIT)； END mux2； ARCHITECTURE connect OF mux2 IS BEGIN cale：PROCESS(d0

13、,d1,sel) VARIABLE tmp1，tmp2，tmp3：BIT； BEGIN tmp1：=d0 AND sel； tmp2：=d1 AND (NOT sel)； tmp3：=tmp1 OR tmp2； qreturn 0; when z=return z; End case; End invert; End logic;,例2.11 程序包體,VHDL程序基本結(jié)構(gòu),配置用于在多結(jié)構(gòu)體中為一個(gè)實(shí)體指定一個(gè)結(jié)構(gòu)體。 例如，在做RS觸發(fā)器的實(shí)體中使用了2個(gè)結(jié)構(gòu)體，目的是 研究各個(gè)結(jié)構(gòu)體描述的RS觸發(fā)器的行為性能如何，但是究 竟在仿真中使用哪一個(gè)結(jié)構(gòu)體的問題就是配置問題。 配置語(yǔ)句格式 CONFIGURATION 配置名 OF 實(shí)體名 IS 說明語(yǔ)句 END 配置名；,3.7.3 配置(CONFIGURATION),VHDL程序基本結(jié)構(gòu),ENTITY rs IS PORT(set，reset：IN BIT； q，qb： BUFFER BIT)； END rs； ARCHITECTURE rsff1 OF rs IS COMPONENT nand2 PORT(a，b：IN BIT； c：OUT BIT)； END COMPONENT； BEGIN U1：nand2 PORT MAP(a=set，b=qb，c=q)