1、.,1,DDR系列基礎(chǔ)知識(shí)講解,.,2,目錄,DDR的種類 DDR的發(fā)展 名詞解析 DDR特性分析 圖形解析 DDR性能比較 DDR3基礎(chǔ)知識(shí)講解 DDR未來(lái)展望,2011-7-18,.,3,DDR的種類,DDR SDRAM：Double Data Rate Synchronous Dynamic Random Access Memory，雙倍數(shù)據(jù)率同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器； DDR2 SDRAM：Double-Data-Rate Two Synchronous Dynamic Random Access Memory，第二代雙倍數(shù)據(jù)率同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器； DDR3 SDRAM：Double

2、-Data-Rate Three Synchronous Dynamic Random Access Memory，第三代雙倍數(shù)據(jù)率同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器； DDR4 SDRAM：Double-Data-Rate Fourth Synchronous Dynamic Random Access Memory，第四代雙倍數(shù)據(jù)率同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器。,2011-7-18,.,4,DDR的發(fā)展,.,5,DDR的發(fā)展,SDRAM,.,6,DDR的發(fā)展,DDR,.,7,DDR的發(fā)展,DDR2,.,8,DDR的發(fā)展,DDR3,.,9,DDR的發(fā)展,DDR4,.,10,DDR的發(fā)展,DDR SDRAM可在

3、一個(gè)時(shí)鐘周期內(nèi)傳送兩次數(shù)據(jù),.,11,DDR的發(fā)展,內(nèi)存核心頻率與數(shù)據(jù)傳輸率的比較,.,12,DDR的發(fā)展,DDR數(shù)據(jù)傳輸速度為系統(tǒng)鐘頻率的兩倍，能在選通脈沖的上升沿和下降沿傳輸數(shù)據(jù) DDR芯片和模塊,.,13,DDR的發(fā)展,DDR2的數(shù)據(jù)傳輸速度為系統(tǒng)時(shí)鐘頻率的四倍 DDR2芯片和模塊,.,14,DDR的發(fā)展,DDR3的數(shù)據(jù)傳輸速度為系統(tǒng)時(shí)鐘頻率的8倍 DDR3芯片和模塊,.,15,DDR的發(fā)展,Samsung-DDR數(shù)據(jù)傳輸速率與供電電壓的走勢(shì),.,16,DDR的發(fā)展,Samsung-DDR的帶寬與數(shù)據(jù)傳輸率上升軌跡,.,17,名詞解析,RAS：Row Address Strobe，行地址

4、選通脈沖； CAS：Column Address Strobe，列地址選通脈沖； tRCD：RAS to CAS Delay，RAS至CAS延遲； CL：CAS Latency，CAS潛伏期（又稱讀取潛伏期），從CAS與讀取命令發(fā)出到 第一筆數(shù)據(jù)輸出的時(shí)間段； RL：Read Latency,讀取潛伏期； tAC：Access Time from CLK,時(shí)鐘觸發(fā)后的訪問時(shí)間，從數(shù)據(jù)I/O總線上有數(shù)據(jù)輸 出之前的一個(gè)時(shí)鐘上升沿開始到數(shù)據(jù)傳到I/O總線上止的這段時(shí)間；,2011-7-18,.,18,名詞解析,tWR：Write Recovery Time,寫回，保證數(shù)據(jù)的可靠寫入而留出足夠的寫入

5、/校正 時(shí)間，被用來(lái)表明對(duì)同一個(gè)bank的最后有效操作到預(yù)充電命令之間的時(shí)間量； BL：Burst Lengths,突發(fā)長(zhǎng)度，突發(fā)是指在同一行中相鄰的存儲(chǔ)單元連續(xù)進(jìn)行數(shù)據(jù) 傳輸?shù)姆绞剑B續(xù)傳輸所涉及到存儲(chǔ)單元（列）的數(shù)量就是突發(fā)長(zhǎng)度(SDRAM)， 在DDR SDRAM中指連續(xù)傳輸?shù)闹芷跀?shù)； Precharge：L-Bank關(guān)閉現(xiàn)有工作行，準(zhǔn)備打開新行的操作； tRP：Precharge command period，預(yù)充電有效周期，在發(fā)出預(yù)充電命令之后， 要經(jīng)過一段時(shí)間才能允許發(fā)送RAS行有效命令打開新的工作行；,.,19,名詞解析,AL：Additive Latency，附加潛伏期（DDR

6、2）； WL：Write Latency，寫入命令發(fā)出到第一筆數(shù)據(jù)輸入的潛伏期； tRAS:Active to Precharge Command，行有效至預(yù)充電命令間隔周期； tDQSS：WRITE Command to the first corresponding rising edge of DQS，DQS 相對(duì)于寫入命令的延遲時(shí)間；,.,20,名詞解析,邏輯Bank SDRAM的內(nèi)部是一個(gè)存儲(chǔ)陣列，要想準(zhǔn)確地找到所需的存儲(chǔ)單元就先指定一個(gè) （row）,再指定一個(gè)列（Column）,這就是內(nèi)存芯片尋址的基本原理。 L-Bank存儲(chǔ)陣列示意圖,.,21,名詞解析,芯片位寬 SDRAM內(nèi)存

7、芯片一次傳輸率的數(shù)據(jù)量就是芯片位寬，那么這個(gè)存儲(chǔ)單元的容量就 是芯片的位寬（也是L-Bank的位寬）； 存儲(chǔ)單元數(shù)量=行數(shù)*列數(shù)（得到一個(gè)L-Bank的存儲(chǔ)單元數(shù)量）*L-Bank的數(shù)量 也可用M*W的方式表示芯片的容量，M是該芯片中存儲(chǔ)單元的總數(shù)，單位是兆 （英文簡(jiǎn)寫M，精確值是1048576），W代表每個(gè)存儲(chǔ)單元的容量，也就是SDRAM芯片的位寬，單位是bit； DDR SDRAM內(nèi)部存儲(chǔ)單元容量是芯片位寬（芯片I/O口位寬）的一倍； DDR2 SDRAM內(nèi)部存儲(chǔ)單元容量是芯片位寬的四倍； DDR3 SDRAM內(nèi)部存儲(chǔ)單元容量是芯片位寬的八倍； DDR4 SDRAM內(nèi)部存儲(chǔ)單元容量是芯片位

8、寬的八倍。,.,22,特性分析,存儲(chǔ)原理 存儲(chǔ)原理示意圖：行選與列選信號(hào)將使存儲(chǔ)電容與外界間的傳輸電路導(dǎo)通，從而 可進(jìn)行放電（讀取）與充電（寫入）。另外，圖中刷新放大器的設(shè)計(jì)并不固定， 目前這一功能被并入讀出放大器（Sense Amplifier ,簡(jiǎn)稱S-AMP）；,.,23,特性分析,DDR 延遲鎖定回路（DLL）的任務(wù)是根據(jù)外部時(shí)鐘動(dòng)態(tài)修正內(nèi)部時(shí)鐘的延遲來(lái)實(shí)現(xiàn)與外部時(shí)鐘的同步； DLL有時(shí)鐘頻率測(cè)量法（CFM，Clock Frequency Measurement）和時(shí)鐘比較法（CC，Clock Comparator）； CFM是測(cè)量外部時(shí)鐘的頻率周期，然后以此周期為延遲值控制內(nèi)部時(shí)鐘，

9、這樣內(nèi)外時(shí)鐘正好就相差一個(gè)時(shí)鐘周期，從而實(shí)現(xiàn)同步。DLL就這樣反復(fù)測(cè)量反復(fù)控制延遲值，使內(nèi)部時(shí)鐘與外部時(shí)鐘保持同步。 CFM式DLL工作示意圖,.,24,特性分析,DDR CC的方法則是比較內(nèi)外部時(shí)鐘的長(zhǎng)短，如果內(nèi)部時(shí)鐘周期短了，就將所少的延遲加到下一個(gè)內(nèi)部時(shí)鐘周期，然后再與外部時(shí)鐘做比較，若是內(nèi)部時(shí)鐘周期長(zhǎng)了，就將多出的延遲從下一個(gè)內(nèi)部時(shí)鐘刨除，如此往復(fù)，最終使內(nèi)外時(shí)鐘同步。 CC式DLL工作示意圖,.,25,特性分析,CFM與CC各有優(yōu)缺點(diǎn)，CFM的校正速度快，僅用兩個(gè)時(shí)鐘周期，但容易受到噪音干擾，如果測(cè)量失誤，則內(nèi)部的延遲就永遠(yuǎn)錯(cuò)下去。CC的優(yōu)點(diǎn)則是更穩(wěn)定可靠，如果比較失敗，延遲受影響的

10、只是一個(gè)數(shù)據(jù)，不會(huì)涉及到后面的延遲修正，但它的修正時(shí)間要比CFM長(zhǎng)。,.,26,特性分析,CK#起到觸發(fā)時(shí)鐘校準(zhǔn)的作用，由于數(shù)據(jù)是在CK的上下沿觸發(fā)，造成傳輸周期縮短了一半，因此必須要保證傳輸周期的穩(wěn)定以確保數(shù)據(jù)的正確傳輸，這就要求CK的上下沿間距要有精確的控制。但因?yàn)闇囟?、電阻性能的改變等原因，CK上下沿間距可能發(fā)生變化，此時(shí)預(yù)期相反的CK#就起到糾正的作用（CK上升快下降慢，CK#則是上升慢下降快）。,.,27,特性分析,在寫入時(shí)，以DQS的高/低電平期中部為數(shù)據(jù)周期分割點(diǎn)，而不是上/下沿，但數(shù)據(jù) 的接收觸發(fā)仍為DQS的上/下沿，DQS是雙向信號(hào)，讀內(nèi)存時(shí)，由內(nèi)存產(chǎn)生DQS的沿和數(shù)據(jù)的沿對(duì)

11、齊，寫入內(nèi)存時(shí)，由外部產(chǎn)生，DQS的中間對(duì)應(yīng)數(shù)據(jù)的沿 ，即此時(shí)DQS的沿對(duì)應(yīng)數(shù)據(jù)最穩(wěn)定的中間時(shí)刻；,.,28,圖形解析,SDRAM SDRAM在開機(jī)時(shí)的初始化過程,.,29,圖形解析,SDRAM 行有效時(shí)序圖,.,30,圖形解析,SDRAM 讀寫操作示意圖，讀取命令與列地址一塊發(fā)出（當(dāng)WE#為低電平是即為寫命令）,.,31,圖形解析,SDRAM 非突發(fā)連續(xù)讀取模式：不采用突發(fā)傳輸而是依次單獨(dú)尋址，此時(shí)可等效于BL=1， 雖然可以讓數(shù)據(jù)是連續(xù)的傳輸，但每次都要發(fā)送列地址與命令信息，控制資源占 用極大,.,32,圖形解析,SDRAM 突發(fā)連續(xù)讀取模式：只要指定起始列地址與突發(fā)長(zhǎng)度，尋址與數(shù)據(jù)的讀取

12、自動(dòng)進(jìn) 行，而只要控制好兩段突發(fā)讀取命令的間隔周期（與BL相同）即可做到連續(xù)的突 發(fā)傳輸,.,33,圖形解析,SDRAM 讀取時(shí)預(yù)充電時(shí)序圖：圖中設(shè)定：CL=2、BL=4、tRP=2。自動(dòng)預(yù)充電時(shí)的開始時(shí) 間與此圖一樣，只是沒有了單獨(dú)的預(yù)充電命令，并在發(fā)出讀取命令時(shí)，A10地址 線要設(shè)為高電平（允許自動(dòng)預(yù)充電）。可見控制好預(yù)充電啟動(dòng)時(shí)間很重要，它可 以在讀取操作結(jié)束后立刻進(jìn)入新行的尋址，保證運(yùn)行效率。,.,34,圖形解析,SDRAM 讀取時(shí)數(shù)據(jù)掩碼操作，DQM在兩個(gè)周期后生效，突發(fā)周期的第二筆數(shù)據(jù)被取消,.,35,圖形解析,SDRAM 寫入時(shí)數(shù)據(jù)掩碼操作，DQM立即生效，突發(fā)周期的第二筆數(shù)據(jù)被

13、取消,.,36,性能比較,DDR2與DDR的區(qū)別 1.速率與預(yù)取量 DDR2的實(shí)際工作頻率是DDR的兩倍，DDR2內(nèi)存擁有兩倍于標(biāo)準(zhǔn)DDR內(nèi)存的4bit預(yù)期能力。 2.封裝與電壓 DDR封裝為TSOPII，DDR2封裝為FBGA； DDR的標(biāo)準(zhǔn)電壓為2.5V，DDR2的標(biāo)準(zhǔn)電壓為1.8V。 3.bit pre-fetch DDR為2bit pre-fetch,DDR2為4bit pre-fetch。 4.新技術(shù)的引進(jìn) DDR2引入了OCD、ODT和POST （1）ODT：ODT是內(nèi)建核心的終結(jié)電阻，它的功能是讓DQS、RDQS、DQ和DM信號(hào)在終結(jié)電阻處消耗完，防止這些信號(hào)在電路上形成反射；,

14、.,37,性能比較,DDR2與DDR的區(qū)別 （2）Post CAS：它是為了提高DDR2內(nèi)存的利用效率而設(shè)定的； 在沒有前置CAS功能時(shí)，對(duì)其他L-Bank的尋址操作可能會(huì)因當(dāng)前行的CAS命令占 用地址線而延后，并使數(shù)據(jù)I/O總線出現(xiàn)空閑，當(dāng)使用前置CAS后，消除了命令沖 突并使數(shù)據(jù)I/O總線的利率提高。,.,38,性能比較,DDR2與DDR的區(qū)別 （3）OCD（Off-Chip Driver）：離線驅(qū)動(dòng)調(diào)整，DDR2通過OCD可以提高信號(hào)的完整性 OCD的作用在于調(diào)整DQS與DQ之間的同步，以確保信號(hào)的完整與可靠性，OCD的主要用意在于調(diào)整I/O接口端的電壓，來(lái)補(bǔ)償上拉與下拉電阻值，目的是讓

15、DQS與DQ數(shù)據(jù)信號(hào)間的偏差降低到最小。調(diào)校期間，分別測(cè)試DQS高電平和DQ高電平，與DQS低電平和DQ高電平時(shí)的同步情況，如果不滿足要求，則通過設(shè)定突發(fā)長(zhǎng)度的地址線來(lái)傳送上拉/下拉電阻等級(jí)，直到測(cè)試合格才退出OCD操作。,.,39,性能比較,DDR3與DDR2的區(qū)別 DDR2為1.8V，DDR3為1.5V； DDR3采用CSP和FBGA封裝，8bit芯片采用78球FBGA封裝，16bit芯片采用96球FBGA封裝，而DDR2則有60/68/84球FBGA封裝三種規(guī)格； 邏輯Bank數(shù)量，DDR2有4Bank和8Bank，而DDR3的起始Bank8個(gè)； 突發(fā)長(zhǎng)度，由于DDR3的預(yù)期為8bit,

16、所以突發(fā)傳輸周期（BL，Burst Length）也固定位8，而對(duì)于DDR2和早期的DDR架構(gòu)的系統(tǒng)，BL=4也是常用的，DDR3為此增加了一個(gè)4-bitBurst Chop（突發(fā)突變）模式，即由一個(gè)BL=4的讀取操作加上一個(gè)BL=4的寫入操作來(lái)合成一個(gè)BL=8的數(shù)據(jù)突發(fā)傳輸，屆時(shí)可通過A112位地址線來(lái)控制這一突發(fā)模式； 尋址時(shí)序（Timing）,DDR2的AL為04，DDR3為0、CL-1和CL-2，另外DDR3還增加了一個(gè)時(shí)序參數(shù)寫入延遲（CWD）； bit pre-fetch DDR2為4bit pre-fetch,DDR3為8bit pre-fetch;,.,40,性能比較,DDR3

17、與DDR2的區(qū)別 新增功能，ZQ是一個(gè)新增的引腳，在這個(gè)引腳上接有240歐姆的低公差參考電阻，新增裸露SRT（Self-Reflash Temperature）可編程化溫度控制存儲(chǔ)器時(shí)鐘頻率功能，新增PASR（PartialArray Self-Refresh）局部Bank刷新的功能，可以說(shuō)針對(duì)整個(gè)存儲(chǔ)器Bank做更有效的數(shù)據(jù)讀寫以達(dá)到省電功效； DDR3的參考電壓分成兩個(gè)，即為命令與地址信號(hào)服務(wù)的VREFCA和為數(shù)據(jù)總線服務(wù)的VREFDQ，這將有效低提高系統(tǒng)數(shù)據(jù)總線的信噪等級(jí)； 點(diǎn)對(duì)點(diǎn)連接（point-to-point,p2p）,這是為了提高系統(tǒng)性能而進(jìn)行的重要改動(dòng)。,.,41,性能比較,D

18、DR4與DDR3的區(qū)別 DDR3 DRAM與DDR4 DRAM的主要標(biāo)準(zhǔn),.,42,性能比較,DDR4與DDR3的區(qū)別 DDR3 DRAM向DDR4 SDRAM的移行日程,.,43,DDR3基礎(chǔ)知識(shí)講解,.,44,DDR3基礎(chǔ)知識(shí)講解,Burst Length為固定的BC4和BL8，它們?cè)凇皁n the fly”能夠和讀命令或者寫命令通過A12/BC引腳進(jìn)行選擇。,.,45,DDR3基礎(chǔ)知識(shí)講解,RL為總的讀取潛伏期，其被定義為Additive Latency(AL)+CAS Latency(CL); CAS Latency為讀取潛伏，為內(nèi)部讀命令和第一個(gè)bit有效數(shù)據(jù)輸出之間的時(shí)鐘周期；,.,46,DDR3基礎(chǔ)知識(shí)講解,Additive Latency為附加潛伏期，它的作用為使命令和數(shù)據(jù)總線更有效，即允許讀或者寫命令緊跟有效命令；,.,47,DDR3基礎(chǔ)知識(shí)講解,CAS Write Latency（CWL）列寫潛伏期，被定義為內(nèi)部寫命令和第一個(gè)bit有效數(shù)據(jù)輸入之間的時(shí)鐘周期延時(shí)；DDR3 SDRAM 不支持半周期潛伏，總的寫潛伏為Write Latency(WL)=Additive Latency(AL)+CAS,.,48,tDQSCK是差分時(shí)鐘的交叉點(diǎn)到數(shù)據(jù)選通