1、第10章數(shù)字系統(tǒng)的FPGA設(shè)計(jì),10.1 數(shù)字鐘的FPGA設(shè)計(jì),10.2樂曲演奏電路FPGA設(shè)計(jì),10.3 多功能算術(shù)邏輯運(yùn)算單元的EDA設(shè)計(jì),10.4數(shù)字系統(tǒng)設(shè)計(jì)課題,數(shù)字系統(tǒng)是指由若干數(shù)字電路和邏輯部件構(gòu)成的能夠處理或傳送、存儲(chǔ)數(shù)字信息的設(shè)備數(shù)字系統(tǒng)通?？梢苑譃槿齻€(gè)部分，即系統(tǒng)輸入輸出接口、數(shù)據(jù)處理器和控制器。數(shù)字系統(tǒng)結(jié)構(gòu)框圖如圖10-1所示。,10.1.1設(shè)計(jì)要求,數(shù)字鐘功能：數(shù)字鐘的時(shí)間為24小時(shí)一個(gè)周期；數(shù)字鐘須顯示時(shí)、分、秒； 校時(shí)功能：可以分別對(duì)時(shí)、分、秒進(jìn)行單獨(dú)校時(shí)，使期調(diào)整到標(biāo)準(zhǔn)時(shí)間； 擴(kuò)展功能：整點(diǎn)報(bào)時(shí)系統(tǒng)。設(shè)計(jì)報(bào)整點(diǎn)報(bào)時(shí)電路，每當(dāng)數(shù)字鐘計(jì)時(shí)59分50秒時(shí)開始報(bào)時(shí)，并發(fā)出鳴

2、叫聲，到達(dá)整點(diǎn)時(shí)鳴叫結(jié)束，鳴叫頻率為100Hz。,10.1.2系統(tǒng)組成方框圖,手動(dòng)校時(shí),模式選擇,基準(zhǔn)時(shí)鐘 1kHz,主體電路,時(shí)、分秒計(jì)數(shù)器模塊,動(dòng) 態(tài) 顯 示,系統(tǒng)復(fù)位,報(bào)時(shí)模塊,揚(yáng)聲器,10.1.3 數(shù)字鐘的層次化設(shè)計(jì)方案,根據(jù)上述功能,可以把多功能數(shù)字式電子鐘 系統(tǒng)劃分為三部分:時(shí)鐘源(即標(biāo)準(zhǔn)秒鐘的 產(chǎn)生電路),時(shí)分秒計(jì)數(shù)器模塊、數(shù)字鐘模 塊、校時(shí)模塊、數(shù)字秒表模塊、鬧鐘和整 點(diǎn)報(bào)模塊。,時(shí)分秒計(jì)數(shù)器模塊,時(shí)分秒計(jì)數(shù)器模塊由秒個(gè)位、十位計(jì)數(shù)器、分個(gè)位、十位計(jì)數(shù)及時(shí)個(gè)位、十位計(jì)數(shù)電路構(gòu)成。其中：秒個(gè)位和秒十位計(jì)數(shù)器、分個(gè)位和分十位計(jì)數(shù)為六十進(jìn)制計(jì)數(shù)器，而根據(jù)設(shè)計(jì)要求時(shí)個(gè)位和時(shí)十位構(gòu)成的為

3、二十四進(jìn)制計(jì)數(shù)器。,六十進(jìn)制計(jì)數(shù)器,圖10-5為六十進(jìn)制計(jì)數(shù)器模塊的原理圖，由前面的分析知分和秒計(jì)數(shù)器都是模M=60的計(jì)數(shù)器，其規(guī)律為0001585900，此底層計(jì)數(shù)器模塊的設(shè)計(jì)中保留了一個(gè)計(jì)數(shù)使能端CEN、異步清零端Clrn和進(jìn)位輸出端Tc，這三個(gè)引腳是為了實(shí)現(xiàn)各計(jì)數(shù)器模塊之間進(jìn)行級(jí)聯(lián)，以便實(shí)現(xiàn)校時(shí)控制而預(yù)留的。,六十進(jìn)制計(jì)數(shù)器原理圖,六十進(jìn)制計(jì)數(shù)器仿真輸出波形,時(shí)計(jì)數(shù)器模塊的設(shè)計(jì),時(shí)計(jì)數(shù)器模塊由分和秒級(jí)使能，每小時(shí) 只產(chǎn)生一個(gè)脈沖。當(dāng)該條件滿足時(shí)， 74160的ENT變?yōu)楦唠娖?，即分和秒?jí) 為“59分59秒”。時(shí)計(jì)數(shù)器模塊能計(jì)數(shù)和 顯示023小時(shí).同樣可用2片74160同步 級(jí)聯(lián)設(shè)計(jì)成二十

4、四進(jìn)制計(jì)數(shù)器。,時(shí)計(jì)數(shù)器模塊原理圖,二十四進(jìn)制計(jì)數(shù)器仿真輸出波形,模式計(jì)數(shù)譯碼器子模塊設(shè)計(jì),模式計(jì)數(shù)譯碼器子模塊的輸入數(shù)字種的 功能設(shè)置鍵為Mode按鈕，第1次按Mode按鈕 時(shí)為校秒狀態(tài), 按第2次為校分狀態(tài), 按第3次 為校時(shí)狀態(tài)，按第4次為計(jì)時(shí)狀態(tài)， 如此循環(huán)。剛剛通電時(shí) MODE=0為計(jì)時(shí)狀態(tài)。,模式計(jì)數(shù)譯碼器子模塊的原理圖,模式計(jì)數(shù)譯碼器子模塊的仿真輸出波形,數(shù)字鐘校時(shí)單元頂層電路模塊設(shè)計(jì),根據(jù)校時(shí)單元的功能特性，可利用時(shí)鐘基準(zhǔn)輸出的100Hz信號(hào)自動(dòng)校時(shí)，在功能設(shè)置鍵Mode按鈕的選擇下，撥動(dòng)一個(gè)校時(shí)開關(guān)KEY后（KEY=1時(shí)開始校時(shí)；KEY=0時(shí)停止校時(shí)，100Hz信號(hào)分別作用于

5、時(shí)分秒計(jì)數(shù)器，使之自動(dòng)遞增，直至增加到希望的值后，再將校時(shí)開關(guān)KEY撥回初始狀態(tài)即可。,數(shù)字鐘校時(shí)單元頂層電路模塊設(shè)計(jì),10.1.4 數(shù)字鐘的頂層設(shè)計(jì)和仿真,(1)數(shù)字鐘的頂層設(shè)計(jì)輸入,(2)仿真設(shè)計(jì) 本設(shè)計(jì)中要仿真的對(duì)象為數(shù)字鐘，須設(shè)定一個(gè)1KHZ的輸入時(shí)鐘信號(hào)和一個(gè)校時(shí)開關(guān)K2，模式的設(shè)置開關(guān)信號(hào)K1的波形,為了能夠看到合適的仿真結(jié)果，所設(shè)計(jì)的輸入信號(hào)的頻率和實(shí)際的1HZ信號(hào)的頻率是不同的，本設(shè)計(jì)中假定網(wǎng)格時(shí)間(Grid Size)為10ns，總模擬時(shí)間(END TIME)為1s。,頂層設(shè)計(jì)仿真,10.1.5硬件測(cè)試,(1)1KHz接系統(tǒng)的clock0（接1KHz） (2) Alarm接時(shí)

6、鐘報(bào)警SPEAKER， (3)用鍵8、鍵5表示模式選擇鍵和調(diào)整鍵，此兩鍵所對(duì)應(yīng)的目標(biāo)芯片EP1C6的引腳分別是240、237。,1確定引腳編號(hào),2引腳鎖定 根據(jù)第9章9.3節(jié)的流程即可完成引腳鎖定工作。 3編程下載和硬件測(cè)試,10.2樂曲演奏電路FPGA設(shè)計(jì),10.2.1 設(shè)計(jì)要求,在QuartusII中利用可編程邏輯器件，設(shè)計(jì)一個(gè) 樂曲演奏電路。由鍵盤輸入控制音響，同時(shí)可 自動(dòng)演奏樂曲。演奏時(shí)可選擇鍵盤輸入樂曲或 者已存入的樂曲，并配以一個(gè)小揚(yáng)聲器。 其結(jié)構(gòu)如圖10-23所示，該設(shè)計(jì)產(chǎn)生的音樂 選自梁祝片段。,10.2.2 原理描述,樂曲演奏電路主要由數(shù)控分頻器和樂曲存儲(chǔ)模塊組成。 數(shù)控分頻

7、器對(duì)演奏電路的基準(zhǔn)頻率進(jìn)行分頻，得到與 各個(gè)音階對(duì)應(yīng)的頻率輸出。樂曲存儲(chǔ)模塊產(chǎn)生節(jié)拍控 制和音階選擇信號(hào)，即在此模塊中可存放一個(gè)樂曲曲 譜真值表，由一個(gè)計(jì)數(shù)器來控制此真值表的輸出， 而由計(jì)數(shù)器的計(jì)數(shù)時(shí)鐘信號(hào)作為樂曲節(jié)拍控制信號(hào)。,10.2.3 樂曲硬件演奏電路的層次化設(shè)計(jì)方案,樂曲硬件演奏電路分為三個(gè)模塊: (1)音樂節(jié)拍發(fā)生器NoteTabs模塊， (2)音符譯碼電路Tonetaba模塊， (3)數(shù)控分頻模塊（speaker）。,10.2.3 樂曲硬件演奏電路的層次化設(shè)計(jì)方案,(1)音樂節(jié)拍發(fā)生器NoteTabs設(shè)計(jì),該模塊將利用FPGA的片內(nèi)ROM存放樂曲簡(jiǎn)譜真值表， 由一個(gè)二進(jìn)制計(jì)數(shù)器為

8、樂曲數(shù)據(jù)存儲(chǔ)器ROM的地址 發(fā)生器。該計(jì)數(shù)器的計(jì)數(shù)頻率為4Hz，即每一計(jì)數(shù)值的 停留時(shí)間為0.25秒，隨著NoteTab中計(jì)數(shù)器按4Hz的時(shí) 鐘頻率作加法計(jì)數(shù)時(shí)，即隨地址值遞增時(shí)，樂曲數(shù)據(jù) ROM中的音符數(shù)據(jù)，將從ROM中的輸出口輸向音符譯 碼電路Tonetaba，所存儲(chǔ)樂曲就開始連續(xù)自然地演奏起來。,其設(shè)計(jì)流程如下：,利用MegaWizard Plug-In Manager定制音 符數(shù)據(jù)存儲(chǔ)器musica1,定制ROM模塊的初始化數(shù)據(jù)文件data1.mif,音樂節(jié)拍發(fā)生器NoteTabs的VHDL設(shè)計(jì),10.2.3 樂曲硬件演奏電路的層次化設(shè)計(jì)方案,(2)音符譯碼電路Tonetaba設(shè)計(jì),音

9、符譯碼電路即音調(diào)發(fā)生器實(shí)際上是一個(gè)查表電路，放置21個(gè)音樂簡(jiǎn)譜對(duì)應(yīng)的頻率表，根據(jù)該表為數(shù)控分頻模塊(speaker)提供所發(fā)音符頻率的初始值（該初始值可參照表10-2），而此數(shù)在數(shù)控分頻模塊入口的停留時(shí)間即為此音符的節(jié)拍數(shù)，不失一般性，VDHL程序中僅設(shè)置了“梁祝”樂曲全部音符所對(duì)應(yīng)的音符頻率的初始值，共16個(gè)，每個(gè)音符停留時(shí)間由音樂節(jié)拍發(fā)生器的時(shí)鐘頻率決定，在此為4Hz信號(hào).,10.2.3 樂曲硬件演奏電路的層次化設(shè)計(jì)方案,(3)數(shù)控分頻模塊（speaker）設(shè)計(jì),數(shù)控分頻器對(duì)演奏電路的基準(zhǔn)頻率進(jìn)行分頻，得到與各個(gè)音階對(duì)應(yīng)的頻率輸出。數(shù)控分頻模塊是由一個(gè)初值可變的13位加法計(jì)數(shù)器構(gòu)成。該計(jì)數(shù)

10、器的模為8192，當(dāng)計(jì)數(shù)器計(jì)滿時(shí)，產(chǎn)生一個(gè)進(jìn)位信號(hào)FullSpkS，該信號(hào)就是用作發(fā)音的頻率信號(hào)（其頻率值參見表10-2）。,在計(jì)數(shù)器的預(yù)置端給定不同的初值，其輸出將產(chǎn)生不同的頻率信號(hào)，頻率信號(hào)初值Tone就是前級(jí)音符譯碼電路Tonetaba的輸出，它計(jì)滿所需要的分頻比可由下式?jīng)Q定： Tone12.0+ 分頻比=8192+進(jìn)位信號(hào)FullSpkS,10.2.3 樂曲硬件演奏電路的層次化設(shè)計(jì)方案,(3)數(shù)控分頻模塊（speaker）設(shè)計(jì),結(jié)合表10-2，分析式（10-5）可知，低音時(shí)，Tone值小，分頻比大，進(jìn)位信號(hào)SpkS的周期長(zhǎng)，揚(yáng)聲器發(fā)出的聲音低，Tone隨音樂的樂譜而變化，自動(dòng)控制分頻比

11、，從而實(shí)現(xiàn)數(shù)控分頻，發(fā)生信號(hào)的頻率與Tone成正比，這就是利用數(shù)控分頻器自動(dòng)演奏音樂的原理。,10.2.4樂曲演奏電路頂層電路的設(shè)計(jì)和仿真,根據(jù)圖10-15的樂曲演奏電路示意圖，可得圖10-17 所示的是頂層電路原理圖。,10.3 多功能算術(shù)邏輯運(yùn)算單元的EDA設(shè)計(jì),10.3.1設(shè)計(jì)要求,利用74181設(shè)計(jì)一個(gè)帶進(jìn)位控制的8位算術(shù)邏輯運(yùn)算單元ALU_8，該算術(shù)邏輯運(yùn)算單元具有16個(gè)數(shù)據(jù)通路，實(shí)現(xiàn)表10-4所示基本算術(shù)運(yùn)算功能和邏輯運(yùn)算功能。,10.3 多功能算術(shù)邏輯運(yùn)算單元的EDA設(shè)計(jì),10.3.2 原理描述,計(jì)算機(jī)的一個(gè)最主要功能就是處理各種算術(shù)和邏輯運(yùn)算，該功能要由CPU中的運(yùn)算器來完成。

12、運(yùn)算器也稱算術(shù)邏輯運(yùn)算單元（ALU）。其主要功能包括：,執(zhí)行數(shù)值數(shù)據(jù)的算術(shù)加減乘除等運(yùn)算， 執(zhí)行邏輯數(shù)據(jù)的與或非等邏輯運(yùn)算， 暫時(shí)存放參加運(yùn)算的數(shù)據(jù)和中間結(jié)果， 由多個(gè)通用寄存器來承擔(dān)。 運(yùn)算器通常也是數(shù)據(jù)傳輸?shù)耐?。,10.3 多功能算術(shù)邏輯運(yùn)算單元的EDA設(shè)計(jì),10.3.2 原理描述,根據(jù)設(shè)計(jì)要求，可得帶進(jìn)位控制的8位算術(shù)邏輯運(yùn)算單元的結(jié)構(gòu)框圖如圖10-19所示。其中8位ALU運(yùn)算器模塊，是利用2片4位ALU芯片74181級(jí)聯(lián)構(gòu)成的8位字長(zhǎng)ALU。,10.3.3多功能算術(shù)邏輯運(yùn)算單元層次化設(shè)計(jì)方案,1ALU運(yùn)算器模塊ALU_8的設(shè)計(jì),10.3.3多功能算術(shù)邏輯運(yùn)算單元層次化設(shè)計(jì)方案,21

13、6路通道計(jì)數(shù)模塊CNT_16的設(shè)計(jì) CNT_16實(shí)際上為一模16的二進(jìn)制計(jì)數(shù)器, 可利用QuartusII的兆功能設(shè)計(jì)向?qū)?MegaWizard Plug-In Manager定制模16的二進(jìn)制計(jì)數(shù)器，定制時(shí)設(shè)clock為計(jì)數(shù)輸入脈沖，q3.0為計(jì)數(shù)的二進(jìn)制數(shù)輸出，供ALU_8選擇不同的運(yùn)算模式。,10.3.3多功能算術(shù)邏輯運(yùn)算單元層次化設(shè)計(jì)方案,3數(shù)據(jù)寄存器模塊REG_A_B 數(shù)據(jù)寄存器模塊REG_A_B的原理圖如圖10-21所示。為進(jìn)行雙操作數(shù)運(yùn)算，運(yùn)算器模塊的兩個(gè)8位數(shù)據(jù)由數(shù)據(jù)輸入總線分別通過數(shù)據(jù)寄存器模塊REG_A_B兩個(gè)電平鎖存器74373鎖入。該模塊的輸入全部連在數(shù)據(jù)總線Data_bus7.0中，通過數(shù)據(jù)選擇開關(guān)A0_B0，依次選擇輸出數(shù)據(jù)A7.0、B7.0給運(yùn)算器模塊ALU_8。,10.3.4多功能算術(shù)邏輯運(yùn)算單元的頂層設(shè)計(jì)和仿真,根據(jù)10.3.2節(jié)的原理描述，可得到圖10-22所示的