1、第13章 組合邏輯電路,第15講,13.6 TTL集成門電路 13.7 其它類型的TTL門電路,13.8 組合邏輯電路的分析 13.9 組合邏輯電路的設計 13.10 集成組合邏輯電路,TTL 晶體管-晶體管邏輯集成電路,集成門電路,MOS 金屬氧化物半導體場效應管集成電路,13.6.1 TTL與非門的基本原理,13.6 TTL集成門電路,1. 任一輸入為低電平（0.3V）時,1V,不足以讓 T2、T5導通,T2、T5截止,uo=5-uR2-ube3-ube43.4V 高電平！,電位被嵌 在2.1V,全反偏,1V,2. 輸入全為高電平（3.4V）時或輸入全甩空,T2、T5飽和導通,uo =0.

2、3V 輸出低電平,輸入甩空，相當于輸入“1”,與非門表示符號,邏輯表示式,如：TTL門電路芯片（四2輸入與非門，型號74LS00 ),地GND,TTL門電路芯片簡介,外形,電源VCC（+5V）,4、常用TTL邏輯門電路,13.6.2 TTL門電路的主要技術參數(shù),1) 輸出高電平、低電平,高電平: 3.4V-4V 以上,低電平: 0.3V-0.4V以下,2) 閾值電壓： UTH=1.4V,高電平,3) 扇出系數(shù): N =10,TTL門電路的主要參數(shù),扇出系數(shù) 輸出端允許驅(qū)動的門電路的最大數(shù)目。,輸入A、B波形如圖所示, 請畫出與非門的輸出（Y）波形。,A,B,Y,課堂練習:,13.7 其它類型的

3、TTL門電路,1. 集電極開路的與非門（OC門）,輸入全1時，輸出=0； 輸入任0時，輸出懸空,應用時輸出端要接一上拉負載電阻 RL 。,OC門可以實現(xiàn)“線與”功能。,分析：F1、F2、F3任一導通，則F=0。 F1、F2、F3全截止，則F=1 。,F=F1F2F3,負載電阻RL和電源 UCC可以根據(jù)情況選擇。,2. 三態(tài)門,E 控制端,一、結構,二、工作原理,(1) 控制端E=0時的工作情況：,(2) 控制端E=1時的工作情況,功能表,三、三態(tài)門的符號及功能表,功能表,三態(tài)門主要作為TTL電路與總線間的接口電路。,四、三態(tài)門的用途,工作時，E1、E2、E3分時接入高電平。,13.8 組合邏輯

4、電路的分析,特點:某一時刻的輸出狀態(tài)僅由該時刻電路的輸入信號決定, 而與該電路在此輸入信號之前所具有的狀態(tài)無關。,組合邏輯電路：用各種門電路組成的，用于實現(xiàn)某種功能的復雜邏輯電路。,例1：,組合邏輯電路的分析,組合邏輯電路的分析,例2：,本圖功能：二選一電路。,M=0時：門1輸出恒為1， A信號被拒之門外。,13.9 組合邏輯電路的設計,方法步驟:,根據(jù)題意列真值表,例1: 交通燈故障監(jiān)測邏輯電路的設計。,紅燈R 黃燈Y 綠燈G,單獨亮正常,黃、綠同時亮正常,其他情況不正常,組合邏輯電路的設計,2、卡諾圖化簡,3、寫最簡邏輯式,設：燈亮為“1”，不亮為“0”， 正常為“0”，不正常為“1”。,

5、例1,4、用基本邏輯門構成邏輯電路,若要求用與非門構成邏輯電路呢？,組合邏輯電路的設計例1,5、用與非門構成邏輯電路,組合邏輯電路的設計例1,例2,設計一個三人表決邏輯電路，要求: 三人A、B、C各控制一個按鍵，按下為“1”，不按為“0”。多數(shù)（2）按下為通過。通過時L1，不通過L0。用與非門實現(xiàn)。,組合邏輯電路的設計,2、用畫卡諾圖化簡,L= AC + BC + AB,3、 寫出最簡“與或”式,組合邏輯電路的設計,1、列真值表,4、用與非門實現(xiàn)邏輯電路,組合邏輯電路的設計例2,13.10 集成組合邏輯電路,13.10.1 數(shù)據(jù)選擇器,13.10.2 七段顯示譯碼器,13.10.3 譯碼器,1

6、3.10.4 加法器,13.10.1 數(shù)據(jù)選擇器,集成組合邏輯電路,從多個數(shù)據(jù)中選擇出一個選擇，也叫多路轉(zhuǎn)換器,其功能類似一個多投開關，是一個多輸入、單輸出的組合邏輯電路。,1、2選1數(shù)據(jù)選擇器,輸入數(shù)據(jù),輸出數(shù)據(jù),控制信號,集成化,型號:74LS157,數(shù)據(jù)選擇器,2、4選1數(shù)據(jù)選擇器(集成電路型號:74LS153),4選1數(shù)據(jù)選擇器,TTL集成電路：雙4選1數(shù)據(jù)選擇器,型號:74LS153（國產(chǎn)T1153-T4153),13.10.2 七段顯示譯碼器,顯示譯碼器,用于將數(shù)字儀表、計算機、和其它數(shù)字系統(tǒng)中的測量數(shù)據(jù)、運算結果譯成十進制數(shù)顯示出來。,二進制數(shù)（8421碼）,顯示譯碼器,組成：用

7、0和1兩個數(shù)字組成， 逢二進一,二進制數(shù)（8421碼）,每一位上的1所代表的十進制數(shù)的大小稱為權重,例：十進制數(shù) 1 1 1 1,1103+1102+1101+1100 =11000+1100+110+11 =1111,例：二進制數(shù) 1 1 1 1,123+122+121+120 =18+14+12+11 =15,四位二進制數(shù)，每位的權重分別為8、4、2、1，所以稱為8421碼,二十進制（BCD碼）,顯示譯碼器,用4位二進制數(shù)0000-1001 分別代表十進制數(shù)0-9， 稱為二十進制數(shù)， 又稱為BCD碼 （Binary Coded Decimal）,Ya-Yg: 控制信號 高電平時,對應的LE

8、D亮 低電平時,對應的LED滅,發(fā)光二極管,顯示譯碼器,1）二-十進制顯示譯碼器,-七段數(shù)碼管顯示譯碼器,A3-A0: 輸入數(shù)據(jù),要設計的七段數(shù)碼管顯示譯碼器,七段數(shù)碼管顯示譯碼器,七段顯示譯碼電路真值表,七段顯示譯碼電路真值表,十進制數(shù) A3A2A1A0 Ya Yb Yc Yd Ye Yf Yg 顯示字形 0 0 0 0 0 1 1 1 1 1 1 0 0 1 0 0 0 1 0 1 1 0 0 0 0 1 2 0 0 1 0 1 1 0 1 1 0 1 2 3 0 0 1 1 1 1 1 1 0 0 1 3 4 0 1 0 0 0 1 1 0 0 1 1 4 5 0 1 0 1 1 0 1

9、 1 0 1 1 5 6 0 1 1 0 0 0 1 1 1 1 1 6 7 0 1 1 1 1 1 1 0 0 0 0 7 8 1 0 0 0 1 1 1 1 1 1 1 8 9 1 0 0 1 1 1 1 0 0 1 1 9,無所謂項當1處理,先設計輸出Ya的邏輯表示式及電路圖,以同樣的方法可設計出Yb-Yg的邏輯表示式及其電路圖；將所有電路圖畫在一起，就得到總電路圖。,將此電路圖集成化，得到七段顯示譯碼器的集成電路74LS48（國產(chǎn)型號：T339）,七段數(shù)碼管顯示譯碼器,控制端,七段數(shù)碼管顯示譯碼器,控制端功能,七段數(shù)碼管顯示譯碼器,七段顯示譯碼器74LS48與數(shù)碼管的連接,此三控制端不

10、用時，通過電阻接高電平。,BCD碼,13.10.3 譯碼器,用途: 計算機中的地址譯碼電路,常用類型:,2線 4線譯碼器 型號: 74LS139 3 線 8線譯碼器 型號: 74LS138 4 線 16線譯碼器 型號: 74LS154,(1) 2 線 4線譯碼器,同理寫出其他輸出量的邏輯式,74LS139,(2) 3線8線譯碼器（74LS138）,(邏輯電路設計略,設計方法同24譯碼器),(3) 4線16線譯碼器（74LS154）,(邏輯電路設計略,設計方法同24譯碼器),譯碼器的應用舉例:,(1) 模擬信號多路轉(zhuǎn)換的數(shù)字控制,輸入模擬電壓,模擬電子開關,u0,u1,u2,u3,u,輸出模擬電

11、壓,數(shù)字控制信號,(2) 計算機中存儲器單元及輸入輸出接口的尋址,0單元,1單元,2單元,3單元,控制門,控制門,控制門,控制門,譯碼器,A1,A0,或接口單元 存儲器單元,計算機 中央控制 單元 (CPU),數(shù)據(jù)線,地址線,單元選擇線,地址線數(shù)n 尋址范圍(可選擇的單元數(shù)) n 2 3 4 16 (單片機) (1K=1024) 20(PC/XT) 26(PC586) (1M=1KK),13.10.4 加法器,(1) 半加器,半加器邏輯電路圖,(2) 全加器,低位向本位的進位,本位和,本位向高位的進位,全加器真值表,Fn = Cn (An Bn),C n+1 = AnBn+Cn(An Bn),全加器邏輯函數(shù)式,F