1、1,2,第4章 微處理器外部特性,教學(xué)重點(diǎn) 最小組態(tài)下的引腳信號(hào)和總線形成 最小組態(tài)下的總線時(shí)序 IBM PC總線,3,4.1 8088的引腳信號(hào)和總線形成,外部特性表現(xiàn)在其引腳信號(hào)上，學(xué)習(xí)時(shí)請(qǐng)?zhí)貏e關(guān)注以下幾個(gè)方面： 引腳功能指引腳信號(hào)的定義、作用；通常采用英文單詞或其縮寫表示 信號(hào)流向指信號(hào)是從芯片向外輸出，還是從外部輸入芯片，抑或是雙向的 有效電平指起作用的有效信號(hào)電平:高/低電平；上升/下降邊沿有效 三態(tài)能力輸出正常的低電平、高電平外，還可以輸出高阻的第三態(tài),4,4.1.1 8088的兩種組態(tài)模式,兩種組態(tài)構(gòu)成兩種不同規(guī)模的應(yīng)用系統(tǒng) 最小組態(tài)模式 構(gòu)成小規(guī)模的應(yīng)用系統(tǒng) 8088本身提供所

2、有的系統(tǒng)總線信號(hào) 最大組態(tài)模式 構(gòu)成較大規(guī)模的應(yīng)用系統(tǒng)，例如可以接入數(shù)值協(xié)處理器8087 8088和總線控制器8288共同形成系統(tǒng)總線信號(hào),5,4.1.1 8088的兩種組態(tài)模式（續(xù)）,兩種組態(tài)通過MN/-MX引腳信號(hào)進(jìn)行選擇 引腳MN/-MX接高電平為最小組態(tài)模式 引腳MN/-MX接低電平為最大組態(tài)模式 兩種組態(tài)下的內(nèi)部操作并沒有區(qū)別,IBM PC/XT機(jī)采用最大組態(tài)模式 本書以最小組態(tài)展開基本原理,6,8088的引腳,1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20,40 39 38 37 36 35 34 33 32 31 30 29

3、28 27 26 25 24 23 22 21,GND A14 A13 A12 A11 A10 A9 A8 AD7 AD6 AD5 AD4 AD3 AD2 AD1 AD0 NMI INTR CLK GND,VCC A15 A16/S3 A17/S4 A18/S5 A19/S6 -SS0 (HIGH) MN/-MX -RD HOLD (-RQ0/-GT0) HLDA (-RQ1/-GT1) -WR (-LOCK) IO/-M (-S2) DT/-R (-S1) DEN (-S0 ) ALE -INTA -TEST READY RESET,8088,7,4.1.2 最小組態(tài)的引腳信號(hào),數(shù)據(jù)和地址線

4、 讀寫控制引腳 中斷請(qǐng)求和響應(yīng)引腳 總線請(qǐng)求和響應(yīng)引腳 其它引腳,8,1. 數(shù)據(jù)和地址引腳,AD7AD0（Address/Data） 地址/數(shù)據(jù)分時(shí)復(fù)用引腳，雙向、三態(tài) 在訪問存儲(chǔ)器或外設(shè)的總線操作周期中，這些引腳在第1個(gè)時(shí)鐘周期輸出存儲(chǔ)器或I/O端口的低8位地址A7A0 其他時(shí)間用于傳送8位數(shù)據(jù)D7D0,9,1. 數(shù)據(jù)和地址引腳（續(xù)1）,A15A8（Address） 中間8位地址引腳，輸出、三態(tài) 在訪問存儲(chǔ)器或外設(shè)時(shí)，提供20位地址中中間8位的地址A15A8,10,1. 數(shù)據(jù)和地址引腳（續(xù)2）,A19/S6A16/S3（Address/Status） 地址/狀態(tài)分時(shí)復(fù)用引腳，輸出、三態(tài) 這些

5、引腳在訪問存儲(chǔ)器的第1個(gè)時(shí)鐘周期輸出高4位地址A19A16 在訪問外設(shè)的第1個(gè)時(shí)鐘周期全部輸出低電平（訪問外設(shè)時(shí)不使用） 其他時(shí)間輸出狀態(tài)信號(hào)S6S3,11,2. 讀寫控制引腳,ALE（Address Latch Enable） 地址鎖存允許，輸出、三態(tài)、高電平有效 ALE引腳高有效時(shí)，表示復(fù)用引腳：AD7AD0和A19/S6A16/S3正在傳送地址信息 由于地址信息在這些復(fù)用引腳上出現(xiàn)的時(shí)間很短暫，所以系統(tǒng)可以利用ALE信號(hào)將地址信息鎖存起來,12,2. 讀寫控制引腳（續(xù)1）,IO/-M（Input and Output/Memory） I/O或存儲(chǔ)器訪問，輸出、三態(tài) 該引腳輸出高電平時(shí)，表

6、示CPU將訪問I/O端口，這時(shí)地址總線A15A0提供16位I/O口地址 該引腳輸出低電平時(shí)，表示CPU將訪問存儲(chǔ)器，這時(shí)地址總線A19A0提供20位存儲(chǔ)器地址,13,2. 讀寫控制引腳（續(xù)2）,-WR（Write） 寫控制，輸出、三態(tài)、低電平有效 有效時(shí)，表示CPU正在寫出數(shù)據(jù)給存儲(chǔ)器或I/O端口 -RD（Read） 讀控制，輸出、三態(tài)、低電平有效 有效時(shí)，表示CPU正在從存儲(chǔ)器或I/O端口讀入數(shù)據(jù),14,2. 讀寫控制引腳（續(xù)3）,IO/-M、-WR 和-RD 是最基本的控制信號(hào) 3 者組合后，可產(chǎn)生4種基本的總線操作（周期）,IO/-M、-WR 和-RD信號(hào)的組合,15,2. 讀寫控制引腳

7、（續(xù)4）,READY 存儲(chǔ)器或I/O口就緒，輸入、高電平有效 在總線操作周期中，8088 CPU會(huì)在第3個(gè)時(shí)鐘周期（ T3 ）的前沿測(cè)試該引腳 如果測(cè)到高有效，CPU直接進(jìn)入第4個(gè)時(shí)鐘周期（T4 ） 如果測(cè)到無效，CPU將插入等待周期Tw CPU在等待周期中仍然要監(jiān)測(cè)READY信號(hào)，有效則進(jìn)入下一個(gè)時(shí)鐘周期，否則繼續(xù)插入等待周期Tw。,16,2. 讀寫控制引腳（續(xù)5）,-DEN（Data Enable） 數(shù)據(jù)允許，輸出、三態(tài)、低電平有效 有效時(shí)，表示當(dāng)前數(shù)據(jù)總線上正在傳送數(shù)據(jù)，可利用它來控制對(duì)數(shù)據(jù)總線的驅(qū)動(dòng) DT/-R（Data Transmit/Receive） 數(shù)據(jù)發(fā)送/接收，輸出、三態(tài)

8、該信號(hào)表明當(dāng)前總線上數(shù)據(jù)的流向 高電平時(shí)表示CPU向總線輸出數(shù)據(jù) 低電平時(shí)表示數(shù)據(jù)從總線輸入CPU,17,2. 讀寫控制引腳（續(xù)6）,-SS0（System Status 0） 最小組態(tài)模式下的狀態(tài)輸出信號(hào) 它與IO/-M和一道，通過編碼指示CPU在最小組態(tài)下的 8 種工作狀態(tài)： IO/-M 、DT/-R 、-SS0 1. 取指（000）5. 中斷響應(yīng)（100） 2. 存儲(chǔ)器讀（001） 6. I/O讀（101） 3. 存儲(chǔ)器寫（010） 7. I/O寫（110） 4. 過渡狀態(tài)（011） 8. 暫停（111）,與最大組態(tài)對(duì)比,18,3. 中斷請(qǐng)求和響應(yīng)引腳,INTR（Interrupt Re

9、quest） 可屏蔽中斷請(qǐng)求，輸入、高電平有效 有效時(shí)，表示請(qǐng)求設(shè)備向CPU申請(qǐng)可屏蔽中斷 該請(qǐng)求的優(yōu)先級(jí)別較低，并可通過關(guān)中斷指令CLI清除標(biāo)志寄存器中的IF標(biāo)志、從而對(duì)中斷請(qǐng)求進(jìn)行屏蔽,19,3. 中斷請(qǐng)求和響應(yīng)引腳（續(xù)1）,-INTA（Interrupt Acknowledge） 可屏蔽中斷響應(yīng)，輸出、低電平有效 有效時(shí)，表示來自INTR引腳的中斷請(qǐng)求已被CPU響應(yīng)，CPU進(jìn)入中斷響應(yīng)周期 中斷響應(yīng)周期是連續(xù)的兩個(gè)，每個(gè)都發(fā)出有效響應(yīng)信號(hào)，以便通知外設(shè)他們的中斷請(qǐng)求已被響應(yīng)、并令有關(guān)設(shè)備將中斷向量號(hào)送到數(shù)據(jù)總線,20,3. 中斷請(qǐng)求和響應(yīng)引腳（續(xù)2）,NMI（Non-Maskable I

10、nterrupt） 不可屏蔽中斷請(qǐng)求，輸入、上升沿有效 有效時(shí)，表示外界向CPU申請(qǐng)不可屏蔽中斷 該請(qǐng)求的優(yōu)先級(jí)別高于INTR，并且不能在CPU內(nèi)被屏蔽 當(dāng)系統(tǒng)發(fā)生緊急情況時(shí)，可通過他向CPU申請(qǐng)不可屏蔽中斷服務(wù),21,4. 總線請(qǐng)求和響應(yīng)引腳,HOLD 總線保持（即總線請(qǐng)求），輸入、高電平有效 有效時(shí)，表示總線請(qǐng)求設(shè)備向CPU申請(qǐng)占有總線 該信號(hào)從有效回到無效時(shí)，表示總線請(qǐng)求設(shè)備對(duì)總線的使用已經(jīng)結(jié)束，通知CPU收回對(duì)總線的控制權(quán),22,4. 總線請(qǐng)求和響應(yīng)引腳（續(xù)1）,HLDA（HOLD Acknowledge） 總線保持響應(yīng)（即總線響應(yīng)），輸出、高電平有效 有效時(shí)，表示CPU已響應(yīng)總線請(qǐng)求

11、并已將總線釋放此時(shí)CPU的地址總線、數(shù)據(jù)總線及具有三態(tài)輸出能力的控制總線將全面呈現(xiàn)高阻，使總線請(qǐng)求設(shè)備可以順利接管總線 待到總線請(qǐng)求信號(hào)HOLD無效，總線響應(yīng)信號(hào)HLDA也轉(zhuǎn)為無效，CPU將重新獲得總線控制權(quán),23,5. 其它引腳,RESET 復(fù)位請(qǐng)求，輸入、高電平有效 該信號(hào)有效，將使CPU回到其初始狀態(tài)；當(dāng)它再度返回?zé)o效時(shí)，CPU將重新開始工作 8088復(fù)位后CSFFFFH、IP0000H,復(fù)位后的程序入口在物理地址FFFF0H,24,5. 其它引腳（續(xù)1）,CLK（Clock） 時(shí)鐘輸入 系統(tǒng)通過該引腳給CPU提供內(nèi)部定時(shí)信號(hào)。8088的標(biāo)準(zhǔn)工作時(shí)鐘為5MHz IBM PC/XT機(jī)的80

12、88采用了4.77MHz的時(shí)鐘，其時(shí)鐘周期約為210ns,25,5. 其它引腳（續(xù)2）,Vcc 電源，向CPU提供5V電源 GND 地，向CPU提供參考地電平 MN/-MX（Minimum/Maximum） 組態(tài)選擇，輸入 接高電平時(shí)，8088引腳工作在最小組態(tài)；反之，8088工作在最大組態(tài),26,5. 其它引腳（續(xù)3）,-TEST 測(cè)試，輸入、低電平有效 該引腳與WAIT指令配合使用 當(dāng)CPU執(zhí)行WAIT指令時(shí)，它將在每個(gè)時(shí)鐘周期對(duì)該引腳進(jìn)行測(cè)試：如果無效，則程序踏步并繼續(xù)測(cè)試；如果有效，則程序恢復(fù)運(yùn)行 也就是說，WAIT指令使CPU產(chǎn)生等待，直到引腳有效為止 在使用協(xié)處理器8087時(shí)，通過

13、-TEST引腳和WAIT指令，可使8088與8087的操作保持同步,27,“引腳”小結(jié),CPU引腳是系統(tǒng)總線的基本信號(hào)，可以分成以下類： 8位數(shù)據(jù)線：D0D7 20位地址線：A0A19 控制線： ALE、IO/-M、-WR、-RD、READY INTR、-INTA、NMI，HOLD、HLDA RESET、CLK、 電源線：Vcc、GND,28,“引腳”提問,提問1： CPU引腳是如何與外部連接的呢？ 解答：總線形成（第4.1.3節(jié)）,提問2： CPU引腳是如何相互配合，實(shí)現(xiàn)總線操作、控制系統(tǒng)工作的呢？ 解答：總線時(shí)序（第4.2節(jié)）,29,系統(tǒng)構(gòu)成,30,4.1.3 最小組態(tài)的總線形成,AD7A

14、D0,A15A8,A19/S6A16/S3,+5V,8088,ALE,8282,STB,系統(tǒng)總線信號(hào),A19A16,A15A8,A7A0,D7D0,IO/-M -RD -WR,8282,STB,8282,STB,8286,T -OE,MN/-MX IO/-M -RD -WR,DT/-R -DEN,-OE,-OE,-OE,31,最小組態(tài)的總線形成,20位地址總線可采用3個(gè)三態(tài)透明鎖存器8282進(jìn)行鎖存和驅(qū)動(dòng) 8位數(shù)據(jù)總線可采用數(shù)據(jù)收發(fā)器8286進(jìn)行驅(qū)動(dòng) 系統(tǒng)控制信號(hào)由8088引腳直接提供,32,（1）地址總線形成鎖存器,采用3個(gè)8282進(jìn)行鎖存和驅(qū)動(dòng) Intel 8282是三態(tài)透明鎖存器，類似有

15、Intel 8283和通用數(shù)字集成電路芯片373 三態(tài)輸出： 輸出控制信號(hào)有效時(shí)，允許數(shù)據(jù)輸出； 無效時(shí)，不允許數(shù)據(jù)輸出，輸出呈高阻狀態(tài) 透明：鎖存器的輸出能夠跟隨輸入端的變化而變化,有問題！,三態(tài),鎖存,33,三態(tài)門和D觸發(fā)器,三態(tài)門、D觸發(fā)器、鎖存器是微機(jī)接口電路中最常使用的幾類器件 三態(tài)門：驅(qū)動(dòng)、隔離。多用在輸入場(chǎng)合。 D觸發(fā)器和鎖存器：信號(hào)的保持鎖存。多用在輸出場(chǎng)合。,控制1,控制2,控制3,控制4,總線,三態(tài)門,三態(tài)門,鎖存器 D觸發(fā)器,鎖存器 D觸發(fā)器,輸出,輸入,34,D觸發(fā)器,D Q C Q,電平鎖存,D Q C Q,上升沿鎖存,電平鎖存高電平通過，低電平鎖存 上升沿鎖存通常用

16、負(fù)脈沖后沿觸發(fā)鎖存,負(fù)脈沖的后沿鎖存,D Q C Q,S,R,帶有異步置位/清零端的電平控制的鎖存器,正脈沖的后沿鎖存,ALE,-WR,35,74LS273（8 D觸發(fā)器）,具有異步清零端的8D觸發(fā)器 TTL工作電平 上升沿觸發(fā)鎖存,36,74LS373,具有三態(tài)輸出的透明鎖存器 TTL工作電平 LE 電平鎖存高電平有效 -OE 輸出允許,37,Intel 8282,具有三態(tài)輸出的透明鎖存器 TTL工作電平 STB 電平鎖存高電平有效 -OE 輸出允許,38,三態(tài)緩沖器,三態(tài)門具有單向 導(dǎo)通和三態(tài)的特性,C為低平（無效）時(shí)： 輸出為高阻抗（三態(tài)） C為高電平（有效）時(shí)： 輸出為輸入的反相,C,

17、A,F,輸出場(chǎng)合表示反相 輸入場(chǎng)合表示低電平有效,C,A,F,C,A,F,C,A,F,39,74LS244,雙4位單向緩沖器 分成4位的兩組 每組的控制端連接在一起 控制端低電平有效 輸出與輸入同相,40,雙向三態(tài)緩沖器,雙向三態(tài)門具有雙向?qū)ê腿龖B(tài)的特性,A,B,T,-OE,-OE0，導(dǎo)通 T1 AB T0 AB -OE1，不導(dǎo)通,41,Intel 8286,8位雙向緩沖器 控制端連接在一起， 低電平有效 可以雙向?qū)?輸出與輸入同相,-OE0，導(dǎo)通 T1 AB T0 AB -OE1，不導(dǎo)通,42,74LS245,8位雙向緩沖器 控制端連接在一起， 低電平有效 可以雙向?qū)?輸出與輸入同相,

18、-E0，導(dǎo)通 DIR1 AB DIR0 AB -E1，不導(dǎo)通,43,（2） 8位數(shù)據(jù)總線的形成,采用數(shù)據(jù)收發(fā)器8286進(jìn)行雙向驅(qū)動(dòng) Intel 8286是8位三態(tài)雙向緩沖器，類似功能的器件還有Intel 8287、通用數(shù)字集成電路245等 另外，接口電路中也經(jīng)常使用三態(tài)單向緩沖器，例如通用數(shù)字集成電路244就是一個(gè)常用的雙4位三態(tài)單向緩沖器,44,（3） 系統(tǒng)控制信號(hào)的形成,由8088引腳直接提供 因?yàn)榛镜目刂菩盘?hào)8088引腳中都含有 例如：IO/-M、-WR、-RD等 其它信號(hào)的情況看詳圖,其它總線信號(hào)及總線形成,45,4.1.4 最大組態(tài)的引腳定義,8088的數(shù)據(jù)/地址等引腳在最大組態(tài)與

19、最小組態(tài)時(shí)相同 有些控制信號(hào)不相同，主要是用于輸出操作編碼信號(hào)，由總線控制器8288譯碼產(chǎn)生系統(tǒng)控制信號(hào)： -S2、-S1、-S03個(gè)狀態(tài)信號(hào) -LOCK總線封鎖信號(hào) QS1、QS0指令隊(duì)列狀態(tài)信號(hào) -RQ/-GT0、-RQ/-GT12個(gè)總線請(qǐng)求/同意信號(hào),46,IBM-PC的電路結(jié)構(gòu),8088 微 處 理 器,8087 協(xié) 處 理 器,8288 總線控制器,I/O 通 道,8259 中斷控制器,隨機(jī)存儲(chǔ)器 RAM,只讀存儲(chǔ)器ROM,8253 定時(shí)控制器,8237 DMA控制器,8255 并行接口,控制總線,數(shù)據(jù)總線,地址總線,地址鎖存器,數(shù)據(jù)收發(fā)器,揚(yáng)聲器 接口,8284 時(shí)鐘發(fā)生器,鍵盤

20、接口,系統(tǒng)配置開關(guān),CPU子系統(tǒng),板級(jí)總線,47,4.1.5 最大組態(tài)下的總線形成,系統(tǒng)總線信號(hào),-MEMR -MEMW -IOR -IOW -INTA,DMA 應(yīng)答電路,AENBRD -AEN,-AEN CEN,A19A12,A11A8,A7A0,D7D0,AD7AD0,A11A8,A19/S6A16/S3 A15A12,74LS245,74LS373,74LS373,G,G,-G DIR,74LS244,8088,-OE,8288,DT/-R DEN ALE,-S2-S0,-S2-S0,MN/-MX,-OE,-E,-MRDC -AMTW -IORC -AIOWC -INTA,48,最大組態(tài)

21、下的總線形成, 系統(tǒng)地址總線采用三態(tài)透明鎖存器74LS373和三態(tài)單向緩沖器74LS244 系統(tǒng)數(shù)據(jù)總線通過三態(tài)雙向緩沖器74LS245形成和驅(qū)動(dòng) 系統(tǒng)控制總線主要由總線控制器8288形成 -MEMR -MEMW -IOR -IOW -INTA,49,4.2 8088的總線時(shí)序,時(shí)序（Timing）描述各信號(hào)隨時(shí)間的變化及相互間的因果關(guān)系。 總線時(shí)序描述CPU引腳如何實(shí)現(xiàn)總線操作 CPU時(shí)序決定系統(tǒng)各部件間的同步和定時(shí),什么是總線操作？,50,4.2 8088的總線時(shí)序（續(xù)1）,總線操作是指CPU通過總線對(duì)外進(jìn)行的各種操作 8088的總線操作主要有： 存儲(chǔ)器及I/O的讀操作 存儲(chǔ)器及I/O的寫

22、操作 中斷響應(yīng)操作 總線請(qǐng)求及響應(yīng)操作 總線空閑指CPU正進(jìn)行內(nèi)部操作、不進(jìn)行對(duì)外操作的總線空閑狀態(tài)Ti,什么是總線周期？,51,4.2 8088的總線時(shí)序（續(xù)2）,總線周期是指CPU通過總線與外部（存儲(chǔ)器或I/O端口）進(jìn)行一次數(shù)據(jù)交換的過程 指令周期是指一條指令經(jīng)取指、譯碼、操作數(shù)讀寫直到指令完成所需要的時(shí)間 8088的基本總線周期為 4 個(gè)時(shí)鐘周期 4個(gè)時(shí)鐘周期編號(hào)為T1、T2、T3和T4 總線周期中的時(shí)鐘周期也被稱作“T狀態(tài)” 時(shí)鐘周期的時(shí)間長(zhǎng)度就是時(shí)鐘頻率的倒數(shù) 需要延長(zhǎng)總線周期時(shí)可插入等待狀態(tài)Tw,何時(shí)產(chǎn)生何種總線周期？,演示,52,4.2 8088的總線時(shí)序（續(xù)3）,任何指令的取指

23、都會(huì)產(chǎn)生存儲(chǔ)器讀總線周期，讀取的內(nèi)容是指令代碼 任何一條以存儲(chǔ)單元為源操作數(shù)的指令都將引起存儲(chǔ)器讀總線周期，任何一條以存儲(chǔ)單元為目的操作數(shù)的指令都將引起存儲(chǔ)器寫總線周期 執(zhí)行IN指令產(chǎn)生I/O讀總線周期，執(zhí)行OUT指令產(chǎn)生I/O寫總線周期 CPU響應(yīng)可屏蔽中斷時(shí)產(chǎn)生中斷響應(yīng)總線周期 指令 add bx, ax 將產(chǎn)生那些總線周期？,如何實(shí)現(xiàn)同步？,53,4.2 8088的總線時(shí)序（續(xù)4）,總線操作中的時(shí)序同步 CPU總線周期采用同步時(shí)序： 各部件都以系統(tǒng)時(shí)鐘信號(hào)為基準(zhǔn) 當(dāng)相互不能配合時(shí)，快速部件（CPU）插入等待狀態(tài)等待慢速部件（I/O和存儲(chǔ)器） CPU與外設(shè)接口常采用異步時(shí)序，它們通過應(yīng)答聯(lián)

24、絡(luò)信號(hào)實(shí)現(xiàn)同步操作,54,4.2.1 最小組態(tài)的總線時(shí)序,本節(jié)展開微處理器最基本的 4 種總線周期 存儲(chǔ)器讀總線周期 存儲(chǔ)器寫總線周期 I/O讀總線周期 I/O寫總線周期,55,存儲(chǔ)器寫總線周期,T4,T3,T2,T1,ALE,CLK,A19/S6A16/S3,A15A8,AD7AD0,A15A8,A7A0,輸出數(shù)據(jù),A19A16,S6S3,READY,（高電平）,IO/-M,-WR,56,存儲(chǔ)器寫總線周期,T1狀態(tài)輸出20位存儲(chǔ)器地址A19 A0 ， IO/-M輸出低電平，表示存儲(chǔ)器操作；ALE輸出正脈沖，表示復(fù)用總線輸出地址 T2狀態(tài)輸出控制信號(hào)-WR和數(shù)據(jù)D7D0 T3和Tw狀態(tài)檢測(cè)數(shù)據(jù)

25、傳送是否能夠完成 T4狀態(tài)完成數(shù)據(jù)傳送,57,I/O寫總線周期,T4,T3,T2,T1,ALE,CLK,A19/S6A16/S3,A15A8,AD7AD0,A15A8,A7A0,輸出數(shù)據(jù),0000,S6S3,READY,（高電平）,IO/-M,-WR,58,I/O寫總線周期,T1狀態(tài)輸出16位I/O地址A15A0，IO/-M輸出高電平，表示I/O操作；ALE輸出正脈沖，表示復(fù)用總線輸出地址 T2狀態(tài)輸出控制信號(hào)-WR和數(shù)據(jù)D7D0 T3和Tw狀態(tài)檢測(cè)數(shù)據(jù)傳送是否能夠完成 T4狀態(tài)完成數(shù)據(jù)傳送,59,存儲(chǔ)器讀總線周期,T4,T3,T2,T1,ALE,CLK,A19/S6A16/S3,A15A8,

26、AD7AD0,A15A8,A7A0,輸入數(shù)據(jù),A19A16,S6S3,READY,（高電平）,IO/-M,-RD,演示,60,存儲(chǔ)器讀總線周期,T1狀態(tài)輸出20位存儲(chǔ)器地址A19A0 ， IO/-M輸出低電平，表示存儲(chǔ)器操作；ALE輸出正脈沖，表示復(fù)用總線輸出地址 T2狀態(tài)輸出控制信號(hào)-RD T3和Tw狀態(tài)檢測(cè)數(shù)據(jù)傳送是否能夠完成 T4狀態(tài)前沿讀取數(shù)據(jù)，完成數(shù)據(jù)傳送,61,I/O讀總線周期,T4,T3,T2,T1,ALE,CLK,A19/S6A16/S3,A15A8,AD7AD0,A15A8,A7A0,輸入數(shù)據(jù),S6S3,READY,（高電平）,IO/-M,-RD,0000,62,I/O讀總線

27、周期,T1狀態(tài)輸出16位I/O地址A15A0 ，IO/-M輸出高電平，表示I/O操作；ALE輸出正脈沖，表示復(fù)用總線輸出地址 T2狀態(tài)輸出控制信號(hào)-RD T3和Tw狀態(tài)檢測(cè)數(shù)據(jù)傳送是否能夠完成 T4狀態(tài)前沿讀取數(shù)據(jù)，完成數(shù)據(jù)傳送,63,插入等待狀態(tài)Tw,同步時(shí)序通過插入等待狀態(tài)，來使速度差別較大的兩個(gè)部件保持同步 在讀寫總線周期中，判斷是否插入Tw 1.在 T3 的前沿檢測(cè)READY引腳是否有效 2. 如果READY無效，在 T3 和 T4 之 間插入一個(gè)等效于 T3 的 Tw ，并在 Tw 前沿繼續(xù)檢測(cè)READY引腳是否有效 3.如果READY有效，執(zhí)行完該 T 狀態(tài)，進(jìn)入 T4狀態(tài),演示,

28、64,4.2.2 最大組態(tài)下的寫總線時(shí)序,111,110,A15A8,A19A16,S6S3,由8288 產(chǎn)生,ALE,-S2-S0,CLK,A19/S6A16/S3,A15A8,DEN,寫命令,AD7AD0,A7A0,輸出數(shù)據(jù),DT/-R,-AMWTC,-MWTC,65,4.2.2 最大組態(tài)下的讀總線時(shí)序,111,101,A15A8,A19A16,S6S3,ALE,-S2-S0,CLK,A19/S6A16/S3,A15A8,DEN,由8288 產(chǎn)生,輸入數(shù)據(jù),A7A0,AD7AD0,DT/-R,-MRDC,66,4.5 微機(jī)系統(tǒng)總線,微機(jī)系統(tǒng)采用總線結(jié)構(gòu)。系統(tǒng)中主要部件通過系統(tǒng)總線相互連接、

29、實(shí)現(xiàn)數(shù)據(jù)傳輸，并使微機(jī)系統(tǒng)具有組態(tài)靈活、易于擴(kuò)展等諸多優(yōu)點(diǎn) 廣泛應(yīng)用的總線都實(shí)現(xiàn)了標(biāo)準(zhǔn)化，便于互連各個(gè)部件時(shí)遵循共同的總線規(guī)范。接口的任一方只需要根據(jù)總線標(biāo)準(zhǔn)的要求來實(shí)現(xiàn)和完成接口的功能，而不必了解對(duì)方的接口方式。 總線接口也是一種通用的接口技術(shù),PC/AT總線(ISA總線),67,4.5.1 微機(jī)總線概述,總線連接方法廣泛用于微機(jī)系統(tǒng)的各個(gè)連接層次上 內(nèi)部總線大規(guī)模集成電路芯片內(nèi)部，如微處理器的內(nèi)部總線 片級(jí)和板級(jí)總線主機(jī)板中微處理器、存儲(chǔ)器及I/O接口電路之間，主機(jī)模板與各種接口模板之間，如I2C總線、SPI總線、PC總線、PCI總線 外部總線微機(jī)系統(tǒng)之間以及微機(jī)系統(tǒng)與外部設(shè)備之間，如US

30、B總線、Centronics（并口）總線、RS-232C（串口）總線,68,芯片總線（Chip Bus）,一個(gè)大規(guī)模集成電路芯片內(nèi)部，或一個(gè)較小系統(tǒng)中各種不同器件連接在一起的總線；用于芯片級(jí)互連 芯片總線也稱為局部總線（Local Bus） 微處理器的引腳信號(hào)就是芯片總線 微處理器內(nèi)部的控制器、運(yùn)算器、寄存器之間，還有系統(tǒng)主機(jī)板上CPU、存儲(chǔ)器、接口電路等之間通常就是利用芯片級(jí)總線互連的,圖示,69,內(nèi)總線（Internal Bus）,微機(jī)系統(tǒng)中模板與模板間連接的總線，是微機(jī)系統(tǒng)所特有的總線；用于模板級(jí)的互連 （微機(jī)的）內(nèi)總線也被稱為板級(jí)總線或系統(tǒng)總線（System Bus），多數(shù)已實(shí)現(xiàn)標(biāo)準(zhǔn)化

31、，例如STD總線、ISA總線等。 微機(jī)主板的各種擴(kuò)展插槽多屬于內(nèi)總線,圖示,70,外總線（External Bus）,微機(jī)系統(tǒng)之間或微機(jī)系統(tǒng)與其外設(shè)進(jìn)行通信的總線，用于設(shè)備級(jí)互連 （微機(jī)的）外總線過去又稱為通信總線，主要指串行通信總線，例如RS-232C 現(xiàn)在，外總線的意義常延伸為外設(shè)總線，主要用于連接各種外設(shè) 外總線種類較多，常與連接設(shè)備有關(guān)，例如Centronics并行打印機(jī)總線、IEEE 488智能儀器儀表并行總線（又稱為GPIB總線）,圖示,71,常見系統(tǒng)總線,在微機(jī)發(fā)展和應(yīng)用中出現(xiàn)了許多種內(nèi)、外總線標(biāo)準(zhǔn) 第 1 個(gè)標(biāo)準(zhǔn)化的微機(jī)總線 S-100 總線 面向工業(yè)控制領(lǐng)域的 STD 總線

32、32位PC機(jī)上的ISA系統(tǒng)總線、EISA總線、VESA總線、PCI總線、USB總線等,圖示,72,4.5.2 IBM PC總線,IBM PC總線是IBM PC/XT機(jī)上使用的8位系統(tǒng)總線 有62條信號(hào)線，用雙列插槽連接，分A面（元件面）和B面（焊接面） 實(shí)際上是8088 CPU核心電路總線的擴(kuò)充和重新驅(qū)動(dòng) 與最大組態(tài)下的8088總線相似,73,1. PC總線信號(hào)功能,D0D78位雙向數(shù)據(jù)線 A0A1920位輸出地址線 ALE地址鎖存允許，每個(gè)CPU 總線周期的T1 狀態(tài)高電平有效 -MEMR存儲(chǔ)器讀，輸出、低電平有效 -MEMW存儲(chǔ)器寫，輸出、低電平有效 -IORI/O讀，輸出、低電平有效 -

33、IOWI/O寫，輸出、低電平有效 I/O CH RDYI/O通道準(zhǔn)備好，輸入、 高電平有效,74,1. PC總線信號(hào)功能（續(xù)1）,IRQ2IRQ7中斷請(qǐng)求信號(hào)，輸入、高有效 AEN地址允許信號(hào)，輸出、高有效，用于指示DMA總線周期 DRQ1DRQ3DMA請(qǐng)求信號(hào)，輸入、高有效 -DACK0-DACK3DMA響應(yīng)信號(hào)，輸出、低有效 T/C計(jì)數(shù)結(jié)束信號(hào)，輸出、正脈沖有效,75,1. PC總線信號(hào)功能（續(xù)2）,RESET復(fù)位信號(hào)，輸出、高有效 -IOCHCKI/O通道校驗(yàn)，輸入、低有效 OSC晶振頻率脈沖，輸出14.31818MHz的主振頻率信號(hào) CLK系統(tǒng)時(shí)鐘，輸出4.77MHz的系統(tǒng)時(shí)鐘信號(hào) 5

34、V、5V、12V、12V、GND電源和地線,76,2. PC總線存儲(chǔ)器讀總線周期,I/O CH RDY,A19A0,D7D0,T4,T3,T2,T1,ALE,CLK,-MEMR,77,PC總線存儲(chǔ)器讀總線周期,T1狀態(tài)送出存儲(chǔ)器地址 T2狀態(tài)存儲(chǔ)器讀控制信號(hào)有效 T3狀態(tài)檢測(cè)I/O CH RDY準(zhǔn)備好信號(hào)，確定是否插入等待狀態(tài)Tw T4狀態(tài)讀取存儲(chǔ)器送來的數(shù)據(jù),78,2. PC總線存儲(chǔ)器寫總線周期,I/O CH RDY,A19A0,D7D0,T4,T3,T2,T1,ALE,CLK,-MEMW,79,PC總線存儲(chǔ)器寫總線周期,T1狀態(tài)送出存儲(chǔ)器地址 T2狀態(tài)存儲(chǔ)器寫控制信號(hào)有效；同時(shí)送出數(shù)據(jù) T3狀態(tài)檢測(cè)I/O CH RDY準(zhǔn)備好信號(hào)，確定是否插入等待狀態(tài)Tw T4狀態(tài)存儲(chǔ)器讀取數(shù)據(jù),80,3. PC總線I/O讀總線周期,I/O CH RDY,A15A0,D7D0,T4,Tw,T3,T2,T1,ALE,CLK,-IOR,81,PC總線I/O讀總線周期,T1狀態(tài)送出I/O地址 T2狀態(tài)I/O讀控制信號(hào)有效 T3狀態(tài)確定插入一個(gè)等待狀態(tài)Tw Tw狀態(tài)檢測(cè)I/O CH RDY準(zhǔn)備好信號(hào)，確定是否再插入等待狀態(tài)Tw T4狀態(tài)CPU讀取外設(shè)送來的數(shù)據(jù),82,3.