1、第3章 Verilog設(shè)計(jì)入門(mén),主要內(nèi)容,3.1 組合電路的Verilog描述 3.2 時(shí)序模塊及其Verilog表述 3.3 二進(jìn)制計(jì)數(shù)器及其Verilog設(shè)計(jì),Verilog概述,什么是Verilog HDL? Verilog HDL(Hardware Discription Language)是一種硬件描述語(yǔ)言，用于從算法級(jí)、門(mén)級(jí)到開(kāi)關(guān)級(jí)的多種抽象設(shè)計(jì)層次的數(shù)字系統(tǒng)建模。,Verilog的歷史,最初是于1983年由Gateway Design Automation公司(后被Cadence收購(gòu))為其模擬器產(chǎn)品開(kāi)發(fā)的硬件建模語(yǔ)言 1990年，Cadence公司成立OVI(Open Veril

2、og International)組織來(lái)負(fù)責(zé)推廣Verilog 1995年，IEEE制定了Verilog HDL標(biāo)準(zhǔn)，即IEEE Std 1364 - 1995,Verilog與VHDL,目前，設(shè)計(jì)者使用Verilog和VHDL的情況 美國(guó)：Verilog: 60%, VHDL: 40% 臺(tái)灣：Verilog: 50%, VHDL: 50%,3.1 組合電路的Verilog描述,3.1.1 2選1多路選擇器及其Verilog描述,3.1 組合電路的Verilog描述,3.1.1 2選1多路選擇器及其Verilog描述,3.1 組合電路的Verilog描述,3.1.1 2選1多路選擇器及其Ver

3、ilog描述,端口在模塊名字后的括號(hào)中列出 端口等價(jià)于硬件的引腳(pin),標(biāo)示符,module(模塊),module能夠表示： 物理塊，如IC或ASIC單元 邏輯塊，如一個(gè)CPU設(shè)計(jì)的ALU部分 整個(gè)系統(tǒng) 每一個(gè)模塊的描述從關(guān)鍵詞module開(kāi)始，有一個(gè)名稱(chēng)（如SN74LS74，DFF，ALU等等），由關(guān)鍵詞endmodule結(jié)束。,module是層次化設(shè)計(jì)的基本構(gòu)件,邏輯描述放在module內(nèi)部,模塊端口(module ports),端口在模塊名字后的括號(hào)中列出,端口可以說(shuō)明為input, output及inout,端口等價(jià)于硬件的引腳(pin),注意模塊的名稱(chēng)DFF，端口列表及說(shuō)明 模塊

4、通過(guò)端口與外部通信,賦值語(yǔ)句 條件操作符 關(guān)鍵字,賦值語(yǔ)句和條件操作符,條件運(yùn)算符,三目運(yùn)算符,信號(hào) = 條件？表達(dá)式1：表達(dá)式2,條件運(yùn)算符為？： 用法：,當(dāng)條件為真，信號(hào)取表達(dá)式1的值；為假，則取表達(dá)式2的值。,關(guān)鍵字,關(guān)鍵字事先定義好的確認(rèn)符，用來(lái)組織語(yǔ)言結(jié)構(gòu)；或者用于定義Verilog HDL提供的門(mén)元件（如and，not，or，buf）。 用小寫(xiě)字母定義！ 如always，assign，begin，case，casex，else，end，for，function，if，input，output，repeat，table，time，while，wire。,用戶(hù)程序中的變量、節(jié)點(diǎn)等名稱(chēng)不

5、能與關(guān)鍵字同名！,Verilog HDL關(guān)鍵字,edge else end endcase endfunction endprimitive endmodule endspecify endtable endtask event for force forever fork,function highz0 highz1 if ifnone initial inout input integer join large macromodule medium module nand,negedge nor not notif0 notif1 nmos or output parameter pmos

6、 posedge primitive pulldown pullup pull0 pull1,and always assign begin buf bufif0 bufif1 case casex casez cmos deassign default defparam disable,Verilog HDL關(guān)鍵字（續(xù)）,tri0 tri1 vectored wait wand weak0 weak1 while wire wor xnor xor,rcmos real realtime reg release repeat rnmos rpmos rtran rtranif0 rtrani

7、f1 scalared small specify specparam,strength strong0 strong1 supply0 supply1 table task tran tranif0 tranif1 time tri triand trior trireg,標(biāo)識(shí)符,所謂標(biāo)識(shí)別符就是用戶(hù)為程序描述中的Verilog 對(duì)象所起的名字。 標(biāo)識(shí)符必須以英語(yǔ)字母（a-z, A-Z）起頭，或者用下橫線(xiàn)符（ _ ）起頭。其中可以包含數(shù)字、$符和下橫線(xiàn)符。 標(biāo)識(shí)符最長(zhǎng)可以達(dá)到1023個(gè)字符。 模塊名、端口名和實(shí)例名都是標(biāo)識(shí)符。 Verilog語(yǔ)言是大小寫(xiě)敏感的，因此sel 和 SEL 是兩個(gè)

8、不同的標(biāo)識(shí)符。,合法和非法標(biāo)識(shí)符,shift_reg_a busa_index bus263,34net a*b_net n263,Verilog 是大小寫(xiě)敏感的。所有的Verilog 關(guān)鍵詞都是小寫(xiě)的。,非法的,合法的,1、不能用數(shù)字開(kāi)頭 2、不能含有非字母符號(hào)* 3、不能含有非字母符號(hào),空格和注釋,Verilog 是一種格式很自由的語(yǔ)言。 空格在文本中起一個(gè)分離符的作用，別的沒(méi)有其 他用處。 單行注釋符用 /* 與C 語(yǔ)言一致 多行注釋符用 /* - */ 與C 語(yǔ)言一致,規(guī)范的書(shū)寫(xiě)格式,規(guī)定了文本布局、命名和注釋的約定，以提高源代碼的可讀性和可維護(hù)性。 最頂層的module_endmod

9、ule模塊放在最左側(cè) 低一層次的語(yǔ)句向右靠一個(gè)TAB鍵的距離 同一語(yǔ)句關(guān)鍵字對(duì)齊,文件取名和存盤(pán),文件的擴(kuò)展名為.v 文件名與該程序的模塊名一致 文件取名大小寫(xiě)敏感 文件名不應(yīng)該用中文 和數(shù)字 文件存在英文名字的文件夾中，不要存在根目錄或桌面上,總 結(jié),Verilog HDL程序是由模塊構(gòu)成的。每個(gè)模塊嵌套在module和endmodule聲明語(yǔ)句中。模塊是可以進(jìn)行層次嵌套的。 每個(gè)模塊要進(jìn)行端口定義，并說(shuō)明輸入輸出端口，然后對(duì)模塊的功能進(jìn)行行為邏輯描述。 程序書(shū)寫(xiě)格式自由，一行可以寫(xiě)幾個(gè)語(yǔ)句，一個(gè)語(yǔ)句也可以分多行寫(xiě)。 除了endmodule語(yǔ)句、begin_end語(yǔ)句和fork_join語(yǔ)句

10、外，每個(gè)語(yǔ)句和數(shù)據(jù)定義的最后必須有分號(hào)。 可用/*.*/和/.對(duì)程序的任何部分作注釋。加上必要的注釋?zhuān)栽鰪?qiáng)程序的可讀性和可維護(hù)性。,3.1 組合電路的Verilog描述,3.1.2 4選1多路選擇器及其case語(yǔ)句表述方式,3.1 組合電路的Verilog描述,主要的數(shù)據(jù)類(lèi)型,Verilog 有幾種主要的數(shù)據(jù)類(lèi)型： Nets 表示器件之間的物理連接, 稱(chēng)為網(wǎng)絡(luò)連接類(lèi)型 Register 表示抽象的儲(chǔ)存單元，稱(chēng)為寄存器變量類(lèi)型 Parameter 表示運(yùn)行時(shí)的常數(shù)，稱(chēng)為參數(shù)類(lèi)型 寄存器陣列,主要的數(shù)據(jù)類(lèi)型-Net型變量定義,Nets（網(wǎng)絡(luò)連線(xiàn)）： 由模塊或門(mén)驅(qū)動(dòng)的連線(xiàn)。 驅(qū)動(dòng)端信號(hào)的改變會(huì)立刻

11、 傳遞到輸出的連線(xiàn)上。 如果不明確地說(shuō)明連接是何種類(lèi)型，應(yīng)該是指 wire 類(lèi)型。 例如：右圖上，selb的改 變，會(huì)自動(dòng)地立刻影響或 門(mén)的輸出。,nets,wire型變量,最常用的nets型變量，常用來(lái)表示以assign語(yǔ)句賦值的組合邏輯信號(hào)。 模塊中的輸入/輸出信號(hào)類(lèi)型缺省為wire型。 可用做任何方程式的輸入，或“assign”語(yǔ)句和實(shí)例元件的輸出。,wire 數(shù)據(jù)名1,數(shù)據(jù)名2, ,數(shù)據(jù)名n;,wiren-1:0 數(shù)據(jù)名1,數(shù)據(jù)名2, ,數(shù)據(jù)名m; 或 wiren:1 數(shù)據(jù)名1,數(shù)據(jù)名2, ,數(shù)據(jù)名m;,每條總線(xiàn)位寬為n,共有m條總線(xiàn),wire型向量（總線(xiàn)）,格式,主要的數(shù)據(jù)類(lèi)型-re

12、g型變量定義,寄存器（register）類(lèi)型變量 register 型變量能保持其值，直到它被賦于新的值。 register 型變量常用于行為建模，產(chǎn)生測(cè)試的激勵(lì)信號(hào) 常用行為語(yǔ)句結(jié)構(gòu)來(lái)給寄存器類(lèi)型的變量賦值。 如果信號(hào)變量是在過(guò)程塊 (initial塊 或 always塊)中被賦值的，必須把它聲明為寄存器類(lèi)型變量,reg型變量 定義在過(guò)程塊中被賦值的信號(hào)，往往代表觸發(fā)器，但不一定就是觸發(fā)器（也可以是組合邏輯信號(hào)）！,reg 數(shù)據(jù)名1,數(shù)據(jù)名2, ,數(shù)據(jù)名n;,regn-1:0 數(shù)據(jù)名1,數(shù)據(jù)名2, ,數(shù)據(jù)名m; 或 regn:1 數(shù)據(jù)名1,數(shù)據(jù)名2, ,數(shù)據(jù)名m;,每個(gè)向量位寬為n,共有m個(gè)

13、reg型向量,例 reg4:1 regc,regd; /regc,regd為4位寬的reg型向量,reg型向量（總線(xiàn)）,格式,主要的數(shù)據(jù)類(lèi)型-reg型變量定義,用于行為建模 兩種語(yǔ)句： initial 只能執(zhí)行一次 always 循環(huán)執(zhí)行 一個(gè)模塊內(nèi)可包含任意多個(gè)initial 和always語(yǔ)句，它們相互并行執(zhí)行，即，它們的執(zhí)行順序與其在模塊中的順序無(wú)關(guān),過(guò)程語(yǔ)句結(jié)構(gòu)always語(yǔ)句,過(guò)程語(yǔ)句結(jié)構(gòu)always語(yǔ)句,always語(yǔ)句反復(fù)執(zhí)行 例： always #5 Clock=Clock; 由事件控制的順序過(guò)程的always語(yǔ)句 例：module HalfAdder(A, B, Sum, C

14、arry); input A, B; output Sum, Carry; always(A or B) begin Sum=AB; Carry=A end endmodule,電平敏感事件控制 例：always(A or B) 邊沿觸發(fā)事件控制 例：always(negedge Clock),過(guò)程語(yǔ)句結(jié)構(gòu)always語(yǔ)句,塊語(yǔ)句 begin_end,塊語(yǔ)句用來(lái)將多個(gè)語(yǔ)句組織在一起，使得他們?cè)谡Z(yǔ)法上如同一個(gè)語(yǔ)句。 塊語(yǔ)句分為兩類(lèi)： 順序塊：語(yǔ)句置于關(guān)鍵字begin和end之間，塊中的語(yǔ)句以順序方式執(zhí)行。 并行塊：關(guān)鍵字fork和join之間的是并行塊語(yǔ)句，塊中的語(yǔ)句并行執(zhí)行。,Fork和joi

15、n語(yǔ)句常用于test bench描述。這是因?yàn)榭梢砸黄鸾o出矢量及其絕對(duì)時(shí)間，而不必描述所有先前事件的時(shí)間。,在順序塊中，語(yǔ)句一條接一條地計(jì)算執(zhí)行。 在并行塊中，所有語(yǔ)句在各自的延遲之后立即計(jì)算執(zhí)行。,begin #5 a = 3; #5 a = 5; #5 a = 4; end,fork #5 a = 3; #15 a = 4; #10 a = 5; join,上面的兩個(gè)例子在功能上是等價(jià)的。Fork-join例子里的賦值故意打亂順序是為了強(qiáng)調(diào)順序是沒(méi)有關(guān)系的。 注意fork-join塊是典型的不可綜合語(yǔ)句，并且在一些仿真器時(shí)效率較差。,塊語(yǔ)句 begin_end,條件語(yǔ)句-case語(yǔ)句,ca

16、se語(yǔ)句是測(cè)試表達(dá)式與另外一系列表達(dá)式分支是否匹配的一個(gè)多路條件語(yǔ)句。,Case語(yǔ)句進(jìn)行逐位比較以求完全匹配（包括x和z）。 Default語(yǔ)句可選，在沒(méi)有任何條件成立時(shí)執(zhí)行。此時(shí)如果未說(shuō)明default，Verilog不執(zhí)行任何動(dòng)作。 多個(gè)default語(yǔ)句是非法的。,條件語(yǔ)句-case語(yǔ)句,case , ：賦值語(yǔ)句或空語(yǔ)句； , ：賦值語(yǔ)句或空語(yǔ)句； default：賦值語(yǔ)句或空語(yǔ)句； endcase,重要內(nèi)容： 1、使用default語(yǔ)句是一個(gè)很好的編程習(xí)慣，特別是用于檢測(cè)x和z。 2、Casez和casex為case語(yǔ)句的變體，允許比較無(wú)關(guān)(dont-care）值。 case表達(dá)式或c

17、ase項(xiàng)中的任何位為無(wú)關(guān)值時(shí)，在比較過(guò)程中該位不予考慮。 在casez語(yǔ)句中，? 和 z 被當(dāng)作無(wú)關(guān)值。 在casex語(yǔ)句中，?，z 和 x 被當(dāng)作無(wú)關(guān)值。,數(shù)字表達(dá),（1）整數(shù)型常量（即整常數(shù)）的4種進(jìn)制表示形式： 二進(jìn)制整數(shù)（b或B）； 十進(jìn)制整數(shù)（d或D）； 十六進(jìn)制整數(shù)（h或H）； 八進(jìn)制整數(shù)（o或O）。,數(shù)字表達(dá),注：這里位寬指對(duì)應(yīng)二進(jìn)制數(shù)的寬度。,整常數(shù)的3種表達(dá)方式：,數(shù)據(jù)表達(dá),（2）x和z值 x表示不定值，z表示高阻值；,8b1001xxxx或8 h9x,8b1010zzzz或8 haz,每個(gè)字符代表的二進(jìn)制數(shù)的寬度取決于所用的進(jìn)制； 當(dāng)用二進(jìn)制表示時(shí)，已標(biāo)明位寬的數(shù)若用x或z

18、表示某些位，則只有在最左邊的x或z具有擴(kuò)展性！為清晰可見(jiàn)，最好直接寫(xiě)出每一位的值！ 例8bzx = 8bzzzz_zzzx 例8b1x = 8b0000_001x “？”是z的另一種表示符號(hào)，建議在case語(yǔ)句中使用？表示高阻態(tài)z 例 casez (select) 4b?1: out = a; 4b?1?: out = b; 4b?1?: out = c; 4b1?: out = d; endcase,3.1 組合電路的Verilog描述,3.1.3 4選1多路選擇器及其數(shù)據(jù)流描述方式,按位邏輯操作符,單目運(yùn)算符,位運(yùn)算其結(jié)果與操作數(shù)位數(shù)相同。位運(yùn)算符中的雙目運(yùn)算符要求對(duì)兩個(gè)操作數(shù)的相應(yīng)位逐位

19、進(jìn)行運(yùn)算。 兩個(gè)不同長(zhǎng)度的操作數(shù)進(jìn)行位運(yùn)算時(shí)，將自動(dòng)按右端對(duì)齊，位數(shù)少的操作數(shù)會(huì)在高位用0補(bǔ)齊。 例 若A = 5b11001，B = 3b101， 則A ,wire out; assign out = a / 隱含,賦值語(yǔ)句,（2）過(guò)程賦值語(yǔ)句用于對(duì)reg型變量賦值，有兩種方式： 非阻塞（non-blocking)賦值方式： 賦值符號(hào)為=，如 b = a ； 阻塞（blocking)賦值方式： 賦值符號(hào)為=，如 b = a ；,二、非阻塞賦值與阻塞賦值的區(qū)別 1. 非阻塞賦值方式 always (posedge clk) begin b = a ; c = b; end,非阻塞賦值在塊結(jié)束時(shí)

20、才完成賦值操作！,注：c的值比b的值落后一個(gè)時(shí)鐘周期！,賦值語(yǔ)句,2. 阻塞賦值方式 always (posedge clk) begin b = a ; c = b; end,阻塞賦值在該語(yǔ)句結(jié)束時(shí)就完成賦值操作！,注：在一個(gè)塊語(yǔ)句中，如果有多條阻塞賦值語(yǔ)句，在前面的賦值語(yǔ)句沒(méi)有完成之前，后面的語(yǔ)句就不能被執(zhí)行，就像被阻塞了一樣，因此稱(chēng)為阻塞賦值方式。 這里c的值與b的值一樣 ！,賦值語(yǔ)句,非阻塞（non-blocking)賦值方式 ( b= a)： b的值被賦成新值a的操作, 并不是立刻完成的，而是在塊結(jié)束時(shí)才完成； 塊內(nèi)的多條賦值語(yǔ)句在塊結(jié)束時(shí)同時(shí)賦值； 硬件有對(duì)應(yīng)的電路。 阻塞（blo

21、cking)賦值方式 ( b = a)： b的值立刻被賦成新值a； 完成該賦值語(yǔ)句后才能執(zhí)行下一句的操作； 硬件沒(méi)有對(duì)應(yīng)的電路，因而綜合結(jié)果未知。,非阻塞賦值與阻塞賦值方式的主要區(qū)別,建議在初學(xué)時(shí)只使用一種方式，不要混用！ 建議在可綜合風(fēng)格的模塊中使用非阻塞賦值！,賦值語(yǔ)句,3.1 組合電路的Verilog描述,3.1.5 加法器及其Verilog描述,3.1 組合電路的Verilog描述,3.1 組合電路的Verilog描述,3.1.5 加法器及其Verilog描述,頂層模塊和例化語(yǔ)句,模塊是可以進(jìn)行層次嵌套的。 每個(gè)Verilog HDL源文件中只準(zhǔn)有一個(gè)頂層模塊，其他為子模塊。源文件與頂

22、層模塊同名！應(yīng)在頂層模塊中對(duì)子模塊進(jìn)行例化。 元件例化：引入一種連接關(guān)系，將預(yù)先設(shè)計(jì)好的模塊定義為一個(gè)元件，用例化語(yǔ)句引入到上一層的設(shè)計(jì)中。 可以將模塊的實(shí)例通過(guò)端口連接起來(lái)構(gòu)成一個(gè)大的系統(tǒng)或元件。 自上而下層次化設(shè)計(jì)的一種重要途徑。 例化可以是一個(gè)設(shè)計(jì)模塊（設(shè)計(jì)模塊例化），也可以是 FPGA元件庫(kù)中的元件（門(mén)元件例化） 例化是調(diào)用復(fù)制的含義,門(mén)元件例化程序通過(guò)調(diào)用一個(gè)在Verilog語(yǔ)言庫(kù)中現(xiàn)存的實(shí)例門(mén)元件來(lái)實(shí)現(xiàn)某邏輯門(mén)功能。,模塊元件例化頂層模塊（trist1）調(diào)用由某子模塊（mytri）定義的實(shí)例元件（tri_inst）來(lái)實(shí)現(xiàn)某功能。,例化元件名,門(mén)元件關(guān)鍵字,and myand3( f

23、,a,b,c)；,頂層模塊和例化語(yǔ)句,module trist1(out,in,enable); output out; input in, enable; mytri tri_inst(out,in,enable); endmodule module mytri(out,in,enable); output out; input in, enable; assign out = enable? in:bz; / * 如果enable為1，則out = in，否則為高阻態(tài) * / endmodule,例化元件名,子模塊名,頂層模塊,子模塊,頂層模塊和例化語(yǔ)句,3.1 組合電路的Verilog描

24、述,例化語(yǔ)句格式：,端口名關(guān)聯(lián)法,位置關(guān)聯(lián)法,3.1 組合電路的Verilog描述,3.1.5 加法器及其Verilog描述,可綜合建模類(lèi)型只有兩種: 組合邏輯: 任何時(shí)候，如果輸出信號(hào)直接由當(dāng)前的輸入信號(hào)的組合決定，則此邏輯為組合邏輯。 時(shí)序邏輯： 如果邏輯中具有記憶功能，則此邏輯為時(shí)序邏輯。在任何給定的時(shí)刻，如果輸出不能完全由輸入信號(hào)確定，則此邏輯具有記憶功能。,3.2 時(shí)序模塊及其Verilog表述,3.2 時(shí)序模塊及其Verilog表述,3.2.1 邊沿觸發(fā)型觸發(fā)器及其Verilog表述,3.2 時(shí)序模塊及其Verilog表述,3.2.1 邊沿觸發(fā)型觸發(fā)器及其Verilog表述,邊沿敏

25、感時(shí)序,時(shí)序控制可以用在RTL級(jí)或行為級(jí)組合邏輯或時(shí)序邏輯描述中。 可以用關(guān)鍵字posedge（上升沿）和negedge（下降沿）限定信號(hào)敏 感邊沿。 敏感表中可以有多個(gè)信號(hào)，用關(guān)鍵字or連接。,always(negedge Clock),電平敏感事件控制 always(A or B),3.2 時(shí)序模塊及其Verilog表述,3.2.2 電平觸發(fā)型鎖存器及其Verilog表述,注： 鎖存器的動(dòng)作行為如下： 當(dāng)時(shí)鐘信號(hào)為 1時(shí)，輸入數(shù)據(jù)的值直 接傳給輸出。 當(dāng)時(shí)鐘信號(hào)為0時(shí)，輸出保持當(dāng)前狀 態(tài)不變。 用不完整的條件語(yǔ)句，產(chǎn)生時(shí)序電路,復(fù)位控制信號(hào)是可綜合風(fēng)格有限狀態(tài)機(jī)代碼的重要組成部分，通常在有

26、限狀態(tài)機(jī)建模中有復(fù)位控制信號(hào)。,帶復(fù)位端的時(shí)序電路建模,同步復(fù)位： module DFF2(q,clk,r,d); input clk, d, r; output q; reg q; always (posedge clk) if(r) q=0; elseif(r=0) q=d; endmodule,異步復(fù)位： module async(q,ck,r,d); input clk, d, r; output q; reg q; always (posedge clk or negedge r) if(!r) q=0; elseif(r) q=d; endmodule,3.2 時(shí)序模塊及其Verilog表述,3.2.5 異步復(fù)位型鎖存器及其Verilog表述,3.2 時(shí)序模塊及其Verilog表述,3.2.5 異步復(fù)位型鎖存器及其Verilog表述,采用了