1、數(shù)字集成電路設(shè)計導(dǎo)論從HDL到布局，敦山北方大學(xué)微電子系，第16章存儲器建模，學(xué)習(xí)內(nèi)容：如何描述存儲器如何描述雙向端口，存儲器器件建模，描述存儲器有兩件事要做：解釋一個具有適當(dāng)容量的存儲器。提供內(nèi)容訪問級別，例如：只讀讀和寫同時讀多個讀操作，同時執(zhí)行單個寫操作和多個讀和寫操作，并有一種方法來確保一致性，簡單的只讀存儲器描述，下面的只讀存儲器描述使用二維寄存器集定義了一個內(nèi)存。只讀存儲器數(shù)據(jù)單獨存儲在文件my_rom_data中，如右圖所示。通常，這種方法使只讀存儲器數(shù)據(jù)獨立于只讀存儲器描述。時間刻度1ns/10ps模塊myrom (read_data，addr，read_en_ );輸入rea

2、d _ en _輸入3:0 addr輸出3:0 read _ datareg 3:0 read _ datareg 3:0 mem 0:15初始$ read member(my _ rom _ data，mem)；如果(！read _ en _)read _ data=memaddr；結(jié)束模塊，簡單的內(nèi)存描述，內(nèi)存描述比只讀存儲器稍微復(fù)雜一點，因為它必須同時具有讀寫功能，并且讀寫通常使用相同的數(shù)據(jù)總線。這需要使用新的建模技術(shù)來處理雙向數(shù)據(jù)線。在以下示例中，如果未啟用讀取端口，則模型不會驅(qū)動數(shù)據(jù)總線；此時，如果數(shù)據(jù)總線不是通過寫入數(shù)據(jù)來驅(qū)動的，則總線處于高阻抗?fàn)顟B(tài)Z.這避免了內(nèi)存寫入中的沖突。時

3、幅1ns /1ns模塊mymem(數(shù)據(jù)、地址、讀、寫)；inout 3:0數(shù)據(jù)；輸入3:0 addr輸入讀、寫；reg 3:0存儲器0:15；/16*4 /讀取分配數(shù)據(jù)=讀取？memoryaddr : 4bz/總是寫(posedgewrite)內(nèi)存地址=數(shù)據(jù)；Endmodule，這種描述可以合成，但許多工具只生成一個寄存器文件，因此它比實際內(nèi)存占用更多的空間。在以下示例中，給出了如何定義字長和地址參數(shù)化的只讀存儲設(shè)備。模塊可擴展只讀存儲器(內(nèi)存字，地址)；參數(shù)addr _ bits=8；/地址總線寬度參數(shù)wordsize=8；/字寬參數(shù)字=(1 addr _ bit)；/mem capacit

4、y輸出wordsize:1 mem _ word/存儲器字輸入addr _ bits:1地址；/地址總線regwordsize :1mem0 :字-1；/mem聲明/輸出一個內(nèi)存字，wirewowsize :1 mem _ word=mem address；Endmodule，在本例中，內(nèi)存字范圍從0開始，而不是從1開始，因為內(nèi)存直接使用地址線來確定地址。內(nèi)存也可以通過以下方式聲明和尋址。reg words ize :1 mem 1: word；/內(nèi)存從地址1開始/當(dāng)尋址內(nèi)存時，地址必須添加1 wire wordsize :1 mem _ word=memaddress 1；內(nèi)存數(shù)據(jù)加載、您可

5、以使用循環(huán)或系統(tǒng)任務(wù)將初始化數(shù)據(jù)加載到內(nèi)存中，并使用循環(huán)為每個內(nèi)存字賦值(i=0 );我記得。i=i 1) /初始化內(nèi)存mema i=wordsize 1b1調(diào)用系統(tǒng)任務(wù)$ read mem $ read mem(mem _ file . txt，mema)；您可以使用系統(tǒng)任務(wù)$readmem將數(shù)據(jù)加載到只讀存儲器或隨機存取存儲器中。對只讀存儲器來說，開頭寫的數(shù)據(jù)就是它的實際內(nèi)容。對于隨機存取存儲器，可以通過初始化每個字而不是使用不同的寫周期來減少模擬時間。使用雙向端口，用關(guān)鍵字inout聲明雙向端口inout 7:0 databus雙向端口聲明遵循以下規(guī)則：inout端口不能聲明為注冊類型，

6、而只能聲明為網(wǎng)絡(luò)類型。這樣，如果模擬器有多個驅(qū)動程序，就可以確定結(jié)果值。輸入端口可以從任何方向驅(qū)動數(shù)據(jù)。默認端口數(shù)據(jù)類型是網(wǎng)絡(luò)類型。您不能將程序分配給網(wǎng)絡(luò)，您只能在程序塊之外連續(xù)分配它，或者將它連接到基本單元。一次只能從一個方向驅(qū)動輸入端口。例如，在內(nèi)存模型中，如果使用雙向數(shù)據(jù)總線同時讀取內(nèi)存數(shù)據(jù)和在數(shù)據(jù)總線上寫入數(shù)據(jù)，將會出現(xiàn)邏輯沖突，數(shù)據(jù)總線將變得未知。與inout端口相關(guān)的邏輯必須設(shè)計為確保正確操作。當(dāng)使用此端口作為輸入時，必須禁用輸出邏輯。、雙向端口建模使用基本單元建模、模塊總線_ xcvr(總線_ a、總線_ b、en _ a _ b、en _ b _ a)；inout bus_a，

7、bus _ b；輸入en_a_b，en _ b _ a；buf f1 B1(bus _ b，bus_a，en _ a _ b)；buf f1 B2(bus _ a、bus_b、en _ b _ a)；/結(jié)構(gòu)模塊邏輯端模塊，如果en_a_b=1，基本單元b1使能，總線_a數(shù)據(jù)傳輸至總線_b，如果en_b_a=1，基本單元b2使能，總線_b數(shù)據(jù)傳輸至總線_a，信號en_a_b和en_b_a控制使能。inout bus_a，bus _ b；輸入en_a_b，en _ b _ a；分配總線_b=en_a_b？總線_ a : bz分配總線a=en_b_a？bus _ b : bz/結(jié)構(gòu)模塊邏輯端模塊，如

8、果en_a_b=1，賦值語句將總線_a數(shù)據(jù)驅(qū)動到總線_b，如果en_b_a=1，賦值語句將總線_b值驅(qū)動到總線_a，信號en_a_b和en_b_a控制使能，雙向端口建模內(nèi)存端口建模，inout數(shù)據(jù)總線；輸入rd，wr；reg datareg分配數(shù)據(jù)總線=rd？datareg : bz始終(neg edge wr)data reg=data bus；Endmodule，當(dāng)rd=1時，datareg的值被分配給databus。在wr的下降沿，databus數(shù)據(jù)寫入datareg。回顧、問題：在Verilog中使用什么結(jié)構(gòu)來定義內(nèi)存組？如何將數(shù)據(jù)載入內(nèi)存？如何通過輸入輸出端口傳輸數(shù)據(jù)？回答：在Verilog中將內(nèi)存