1、電子科學(xué)與技術(shù) 一級學(xué)科介紹(II),物理科學(xué)與技術(shù)學(xué)院 （+電子信息學(xué)院） 方國家 教授,加速器-電鏡聯(lián)機(jī)裝置,離子能量: 30 keV - 1.5 MeV 束流密度: 0.2 - 1 A/cm2 束斑直徑: 1 - 2 mm 掃描均勻性: 優(yōu)于5%,電鏡分辨率: 0.5 nm 電子束斑: 1 - 5 m CCD相機(jī)像素: 10001000 離子束/樣品夾角: 45o,國家自然科學(xué)基金重點項目,半導(dǎo)體器件物理(Semiconductor Device Physics)Electronic Device（電子器件）,0.1 電子器件的發(fā)展史 1906年，De. Frest發(fā)明真空三極管，放大電

2、話的聲音電流，人們期待，固體器件（長壽命、輕量、廉價）的放大器、電子開關(guān)。 1947年，點接觸型晶體管誕生，劃時代意義。缺點：接觸點不穩(wěn)定。 結(jié)型晶體管理論：超高純度單晶，控制晶體的導(dǎo)電類型。 合金型晶體管。 1954年結(jié)型硅晶體管，利用晶體表面的反型層制作場效應(yīng)晶體管構(gòu)想。,Timeline,1930,1940,1960,1950,1970,1928: Lilienfield MOSFET patent,1948: Shockley, Bardeen, Brattain BJT,1960: Kahng, Atalla Si MOSFET,1962: Wanlass, Sah, Moore C

3、MOS,1964: Fairchild / RCA 1st commercial MOSFETs,1968: Noyce 90年代：超大規(guī)模集成電路(VLSI)，光通信時代,1. 晶體管的發(fā)明 1946年1月，Bell實驗室正式成立半導(dǎo)體研究小組, 人員：W. Schokley肖克萊，J. Bardeen巴丁、W. H. Brattain布拉頓。 Schokley給出了實現(xiàn)放大器的基本設(shè)想； Bardeen提出了表面態(tài)理論； Brattain設(shè)計了實驗。 1947年12月23日，第一次觀測到了具有放大作用的晶體管 次年1月肖克萊提出結(jié)型晶體管理論，并于1952年制備出結(jié)型鍺晶體管。,世界上第一

4、只Ge點接觸型PNP晶體管,1956年諾貝爾物理學(xué)獎： 肖克萊（William Shockley，1910-1989） 巴?。↗ohn Bardeen，19081991） 布拉頓（Walter Brattain，19021987）， 以表彰他們發(fā)現(xiàn)PNP點接觸式Ge晶體管效應(yīng)。,點接觸Ge管發(fā)明不久，1950年代，結(jié)型晶體管出現(xiàn)，取代真空管，在收音機(jī)中使用,2. 集成電路的發(fā)明 1952年5月，英國科學(xué)家G. W. A. Dummer達(dá)默 第一次提出集成電路的設(shè)想。,1958年，J. Kilby完成了集成電路的創(chuàng)新思維過程，提出全半導(dǎo)體化思想： 將電阻、電容等無源元件和有源元件同時“在位”制備

5、在一起，并用互連形成電路。 他很快就畫出了關(guān)于觸發(fā)器(flip-flop)的構(gòu)思，用硅的體電阻做電阻器，用P-N結(jié)形成電容器（1959年7月24日的實驗室筆記）。,集成電路的發(fā)明,1958年9月12日，Jack S.Kilby在德州儀器半導(dǎo)體實驗室展示了第一塊集成電路：包括十二個元件（兩個晶體管、兩個電容和八個電阻），并在1959年公布結(jié)果。,第一塊集成電路,集成電路草圖,青年基爾比,Ge 襯底上的混合集成電路，美國專利號3138743,1958年第一塊集成電路：TI公司的Kilby，12個器件，Ge晶片,2000年Nobel物理獎： Jack S.Kilby 杰克基爾比、赫伯特克勒默和澤羅斯

6、阿爾費羅夫 以表彰他們?yōu)楝F(xiàn)代信息技術(shù)的所作出的基礎(chǔ)性貢獻(xiàn)，特別是他們發(fā)明的IC、激光二極管和異質(zhì)（快速）晶體管 。,赫伯特克勒默 杰克基爾比 澤羅斯阿爾費羅夫,1959年 美國仙童/飛兆公司（ Fairchilds ）的R.Noicy諾依斯開發(fā)出用于IC的Si平面工藝技術(shù),1959年仙童公司制造的IC,年輕時代的諾伊斯,60年代 TTL、ECL出現(xiàn)并得到廣泛應(yīng)用。1966年 MOS LSIC發(fā)明（集成度高，功耗低） 70年代 MOS LSIC得到大發(fā)展，出現(xiàn)集成化微處理器，存儲器 ，典型產(chǎn)品64K DRAM ，16位 MPU 80年代 VLSIC出現(xiàn)，使IC進(jìn)入了嶄新的階段（特征尺寸小于2m，

7、集成度105個元件/片） 典型產(chǎn)品4M DRAM(集成度 8106，芯片面積91mm2，特征尺寸0.8m，晶片直徑150mm ),集成電路發(fā)展歷史,90年代 ASIC、ULSI和GSI等代表更高技術(shù)水平的IC不斷涌現(xiàn)： 1 G DRAM (集成度2.2109，芯片面積700 mm2，特征尺寸0.18m，晶片直徑200 mm) ，2000年開始商業(yè)化生產(chǎn)，2004年達(dá)到生產(chǎn)頂峰。 IC規(guī)模不斷提高，CPU(P4)己超過4000萬晶體管，DRAM已達(dá)Gb規(guī)模。 IC速度不斷提高，0.13m CMOS工藝的CPU主時鐘已超過2GHz，超高速數(shù)字電路速率已超過10Gb/s，射頻電路的最高工作頻率已超過

8、6GHz。,IC制造能力：兩番/3年，提升速度58 電路設(shè)計能力提升速度僅21，明顯落后 于器件制造能力 工藝線建設(shè)投資費用越來越高: 一條8英寸0.35m工藝線的投資約20億美元 一條12英寸009m工藝線的投資將超過100億美元,21世紀(jì) 第二代應(yīng)變硅技術(shù)，可以將晶體管的性能提升10%15% 系統(tǒng)芯片或稱芯片系統(tǒng)SoC (System-on-Chip)成為開發(fā)目標(biāo)， 納米器件與電路等領(lǐng)域的研究已展開。 2003年11月底，Intel展示了首個能工作的65納米制程的硅片 2004 年8月，Intel采用65納米技術(shù)，生產(chǎn)出了70Mbit的SRAM。并于2005年正式進(jìn)入商業(yè)化生產(chǎn)階段。,與9

9、0納米工藝制造的晶體管相比，65納米制程晶體管可以在同樣的性能下減少4倍的漏電電流 2004年底Intel宣布首次基于CMOS工藝成功開發(fā)出15納米的晶體管：工作電壓為0.8伏，每秒可進(jìn)行2.63萬億次開關(guān)轉(zhuǎn)換。 Intel計劃在2009年開發(fā)出基于15納米晶體管的芯片，其處理器的頻率將達(dá)到20GHz甚至更高,摩爾定律 不斷提高產(chǎn)品的性能價格比是微電子技術(shù)發(fā)展的動力,集成電路發(fā)展的規(guī)律,所謂Moore定律是在1965年 由INTEL公司的Gordon.Moore提出的，其內(nèi)容是硅集成電路 按照4年（后來發(fā)展到34年）為一代、每代的芯片集成度要翻兩番、工藝線寬約縮小30%、IC工作速度提高1.5

10、倍等發(fā)展規(guī)律發(fā)展。,Gordon E.Moore 博士-1965年,1. 微細(xì)加工技術(shù)的提高 通常用特征尺寸CD（Critical Dimension）表征： 對于MOS工藝，CD指工藝所能達(dá)到的最小溝道長度或柵寬； 對于雙極工藝，CD指發(fā)射區(qū)條的最小寬度。 影響微細(xì)加工技術(shù)極限的因素，主要是光刻精度。對于納米 級IC，將采用EUV（特短紫外光）和電子束投影曝光技術(shù)。 發(fā)展軌跡： 10m 亞微米0.9 0.5 m 深亞微米（ 0.5 m） 0.18 0.12m 納米（ 0.1 m）。 每代產(chǎn)品的特征尺寸約縮小0.7倍。,IC技術(shù)發(fā)展趨勢,2、芯片面積擴(kuò)大 單片面積已由10mm2 擴(kuò)大到100m

11、m2甚至幾百mm2。大約每代產(chǎn)品的芯片面積增大1倍。,3、大圓片Wafer，大直徑化 圓片大直徑化的發(fā)展： 4 5 6 8 10 12 16 （1=1英寸 =2.54cm=25.4mm） 4、簡化電路結(jié)構(gòu) 從設(shè)計的角度，開發(fā)新型的電路結(jié)構(gòu)，以盡可能少的元件，實現(xiàn)預(yù)期的設(shè)計指標(biāo)和性能。,表1.2將來硅基集成電路的要求（ITRS2005）,工藝特征尺寸,單個芯片上的晶體管數(shù),芯片面積,電源電壓,金屬布線層數(shù),時鐘頻率, 技術(shù) : 特征尺寸研究水平,中國集成電路發(fā)展的Roadmap,21世紀(jì)微電子芯片技術(shù)展望 將沿著以下四個方向發(fā)展： 1、繼續(xù)沿著Moore定律前進(jìn)； 2、片上系統(tǒng)（SOC）； 3、

12、靈巧芯片，或賦予芯片更多的靈氣； 4、硅基的量子器件和納米器件。,特征尺寸繼續(xù)等比例縮小，沿著Moore定律繼續(xù)高速發(fā)展 加工技術(shù)極限光刻精度，采用EUV（特短紫外光）和電子束投影曝光技術(shù)。 另一方面，來自（MOS）晶體管某些物理本質(zhì)上的限制，如量子力學(xué)測不準(zhǔn)原理和統(tǒng)計力學(xué)熱漲落等，可能會使MOSFET縮小到一定程度后不能再正常工作。,為了突破MOS器件的物理極限，研究各種可能的新一代微電子器件： 單電子晶體管 量子隧道器件 分子器件（或統(tǒng)稱納電子學(xué)） 厚膜器件和功能器件,課程基本內(nèi)容,第一部分：半導(dǎo)體基礎(chǔ)，包括半導(dǎo)體概要、載流子模型、載流子輸運(yùn)、器件制備基礎(chǔ) 第二部分：結(jié)與器件基礎(chǔ) Ap-n

13、結(jié)二極管：靜電特性、I-V特性、小信號導(dǎo)納、瞬態(tài)響應(yīng)、光電二極管 BBJT（雙極型晶體管、Bipolar Junction Transistor）和其他結(jié)型器件 BJT：基礎(chǔ)知識、靜態(tài)特性、動態(tài)響應(yīng)模型 PNPN器件(晶閘管)、可控硅整流器（SCR）、其它異質(zhì)結(jié)雙極型晶體管（HBT）(Heterojunction Bipolar Transistor) MS接觸和肖特基二極管,第三部分：場效應(yīng)器件 J-FET（結(jié)場效應(yīng)晶體管） MESFET（金屬-半導(dǎo)體場效應(yīng)晶體管） MOS MOSFET（金屬氧化物半導(dǎo)體場效應(yīng)晶體管） HEMT（高遷移率晶體管、調(diào)制摻雜場效應(yīng)晶體管MODFET）,How d

14、o we make a MOSFET ?,Take a p-type Si wafer,Grow a thermal oxide,Define ohmic contacts Implantation Metal deposition,Define control contact,Click here for clip on MOSFET fabrication,TFTs use HfO2 as dielectric,Gate dielectric: Amophous-HfO2 Channel: Single-crystalline InGaO3(ZnO)5 film Optical trans

15、mission spectrum: 80%,Science,300(2003),第四部分(專題)：包括敏感電子器件、氣敏、濕敏、離子敏,Sensor and transducer,Q.H. Li, et al., Appl Phys Lett 2004, (85)6389,第五部分（專題）：光電子器件包括光電探測器、太陽能電池、激光、發(fā)光二極管、平板顯示器件等,量子阱結(jié)構(gòu)太陽能電池,Motivation - micropatterning,Application potential of wire arrays,surround-gate vertical field effect trans

16、istor,field emission display,Bio/Chem. sensor arrays,Nanoscale growth templates,硅納米錐尖陣列,硅納米線-Silicon nanowires,Fabrication procedure,Mask I: nanotube membrane,Mask II: PS spheres,Au thermal evaporation,Au nanodot arrays,array of ZnO nanowires,垂直定向生長的氧化鋅納米線,經(jīng)光刻等工藝制備的氧化鋅納米線圖形陣列,場發(fā)射顯示陰極器件發(fā)光顯示照片,基于Si納米線

17、的異質(zhì)p-n結(jié)二極管及其整流特性,Mask I - nanotube membranes,tube-through membrane mask, tube diameter: 50230 nm distance: 500 nm Au cluster size: 30 100 nm,LED and FED,Nanoscrew- for FED,L. Liao, et al., Appl Phys Lett 2005 (86)083106,R. Knenkamp,et al., Appl Phys Lett 2005, 85, 6004,氧化鋅納米線的場發(fā)射特性、發(fā)光顯示照片,CNT arrays

18、,2010-Nobel Prize,英國曼徹斯特大學(xué)物理和天文學(xué)院的Andre Geim和Konstantin Novoselov，獲獎理由為“二維空間材料石墨烯（graphene）方面的開創(chuàng)性實驗”。,K. Novoselov（左）,A. Geim（右）,石墨烯的優(yōu)勢在于本身即為二維晶體結(jié)構(gòu)，具有幾項破紀(jì)錄的性能（強(qiáng)度、導(dǎo)電、導(dǎo)熱）,MISM結(jié)構(gòu)平板顯示場發(fā)射陰極,Solar cell,P.D. Yang, et al., Nature Materials 2005, 4, 455,ZnMgO寬帶隙紫外光探測器,波長/nm,圖 Si襯底上生長立方MgZnO薄膜紫外響應(yīng)光譜。圖中為MSM器件金

19、屬-半導(dǎo)體-金屬叉指結(jié)構(gòu)示意圖。,強(qiáng)度（a.u）,Mg 摩爾含量/%,帶隙能量/eV,圖1 禁帶寬度與MgBxBZnB1-xBO薄膜Mg含量關(guān)系。,Mixed Phase,Cubic MgZnO,LED and EL,(1) 370nm light emitting from p-NiO/i-MgZnO/n-ZnO heterojunction,Hao Long, Guojia Fang, et al., APPLIED PHYSICS LETTERS, 2009, 95, 013509,Magnetron sputtering (MBE or MOCVD),Linewidth: 6nm,LE

20、D and EL,(2) UV emitting diode based on MIS structure,Huihui Huang, Guojia Fang, et al., IEEE Electron Device Letters, 2009, 30(10):1063,Magnetron sputtering; 2 dry batteries can drive the device. Linewidth: 8nm,電致變色窗剖面圖,Electrochromic device based on ZnO nanostructure,Mingjun Wang, Guojia Fang, et

21、al., Nanotechnology, 2009, 20,185304,Large surface area: easy for Li+ go inside and out; improved stability Porous TiO2 nanoparticle film,Flexible character display,Electronic paper,Mingjun Wang, Guojia Fang, et al., Nanotechnology, 2009, 20,185304,微電子工藝原理與實踐,1.清洗 2.氧化 3.擴(kuò)散 4.光刻 5.鍍膜 6.電極,7.芯片測試 8.鍵

22、合 9. 封裝 10. 外裝鍍錫 11. 成品測試,Review,Seen: material characteristics n-type semiconductor: e- main carriers p-type semiconductor: h+ main carriers Devices: need junctions,e.g. Si,Ohmic contact Schottky contact,Contact to other devices - circuit Contact to world - appliance,Review,Seen: material character

23、istics Devices: need junctions,n-Si,Homojunction,p-Si,Changes transport characteristics,Review,Seen: material characteristics Devices: need junctions,GaAs,Heterojunction,InAs,Changes transport characteristics,Microscope view of a device,Single stage strained-silicon amplifier (EE IC),100nm gatelengt

24、h FET with Schottky gate,Integrated resistor,How can we fabricate these structures/devices? How can we predict their behaviour?,Fabrication technology,A processing sequence in VLSI is repeated for each layer and consists of: Planarising and cleaning the surface of the previous layer. Deposition of n

25、ew layers (semiconductors, dielectrics or metals) Patterning layers using lithography and removing any unwanted areas by etching Optimise layer characteristics by implantation or heat treatment,Aim,Introduction to state-of-the-art technology used in sub-micron CMOS processing. Familiarization with t

26、he processing steps required for CMOS fabrication.,What is CMOS?,Complementary MOSFET: series connection on wafer of an n-MOS and a p-MOS Remember: n-MOS made in p-type Si p-MOS made in n-type Si,Task: show that a CMOS with gates connected together functions as an inverter,Take cleanroom,CMOS invert

27、er fabrication,crio.mi.infn.it/wig/silicini/ img.jpg/IRST-cleanroom.JPG,/2000REU/ cnfreu2k/Hoff.cleanroom.jpg,Take p-type wafer,CMOS inverter fabrication,Bulk material: wafer,Purified melt Seed Controlled cooling at phase boundary Ingot with diameter of 300 mm,CMOS inverter fabric

28、ation,Bulk material: wafer,Ingot with diameter of 300 mm Wafer dicing and polishing,CMOS inverter fabrication,Cross section p-type wafer,CMOS inverter fabrication,p-substrate,Oxide growth,Wet oxidation 700C 1200C Si + 2H2O SiO2 + 2H 2 Faster process Medium quality oxide Field oxide,Thermal oxidation

29、,Dry oxidation 800C 1100C Si + O2 SiO2 Slow process Dense, pure, high quality oxide Gate oxide,Consumes a layer of the Si wafer,Cross section p-type wafer,CMOS inverter fabrication,Definition of n-well,p-substrate,SiO2,How do we go from this:,SiO2,to this?,SiO2,CMOS inverter fabrication,Photolithogr

30、aphy,Spin photoresist,Lithography,Transferring patterns on a mask, consisting of transparent and non-transparent areas, via radiation onto a radiation sensitive layer (resist) on the semiconductor.,radiation,mask,resist,dielectric or metal,Lithography methods,Optical lithography UV irradiation phase

31、 shift masks & short wavelength irradiation: l = 248nm193nm157nm EUV node =115nm 65 nm (lg=80 nm 32 nm) E-beam lithography electron wavelength 1 node 65 nm Butprojection process possibility remains to be proven,mask,exposure,development,wet etch: BHF,Etching,Wet etching Liquid chemicals Atmospheric

32、pressure Pure chemical reactions Isotropic High selectivity HF: SiO2 Si TMAH: Si SiGe Cleaning,Dry etching Gaseous chemicals Plasma (ions) assisted Low pressure Chemical-mechanical reactions Anisotropic Poor selectivity (mechanical bombardment) RIE: polySi gate etch,CMOS inverter fabrication,Implant

33、ation,Dissolve photoresist,Ion implantation,Change of carrier type or density Spin-on doping Diffusion in oven: Allows batch processing Ion implantation Strict control of depth and density,CMOS inverter fabrication,Anneal,CMOS inverter fabrication,Oxide layer growth,Define active areas,Photolithogra

34、phy,CMOS inverter fabrication,Grow gate oxides,Deposit polysilicon,Deposition,Semiconductor & Dielectrics Chemical Vapour deposition (CVD) Molecular Vapour epitaxy (MBE) Liquid phase epitaxy (LPE) Spin-on dielectrics,Metals Chemical vapour deposition (CVD) Thermal evaporation Sputter coating Electro

35、-plating,No consumption of the Si wafer,Chemical Vapour Deposition,transport of gasses to the substrate absorption of the species in the gases on the substrate chemical reaction catalyzed by the substrate surface desorption of gaseous reaction products transport of reaction residue away from the substrate,Sputter Coating,Ar plasma is generated RF field B field (confinement) Ar+ hit t