1、第4章 總線技術(shù)與總線標準,6學(xué)時,1,第4章 總線技術(shù)與總線標準,4.1 總線技術(shù)（掌握） 總線技術(shù)概述 總線仲裁 總線操作與時序 4.2 總線標準（理解） 片內(nèi)AMBA總線 PCI系統(tǒng)總線 異步串行通信總線,2,4.1 總線技術(shù),總線是計算機系統(tǒng)中的信息傳輸通道，由系統(tǒng)中各個部件所共享。總線的特點在于公用性，總線由多條通信線路（線纜）組成 計算機系統(tǒng)通常包含不同種類的總線，在不同層次上為計算機組件之間提供通信通路 采用總線的原因: 非總線結(jié)構(gòu)的N個設(shè)備的互聯(lián)線組數(shù)為N*(N-1)/2 非總線結(jié)構(gòu)的M發(fā)N收設(shè)備間的互聯(lián)線組數(shù)為M*N 采用總線的優(yōu)勢 減少部件間連線的數(shù)量 擴展性好，便于構(gòu)建系

2、統(tǒng) 便于產(chǎn)品更新?lián)Q代,3,總線要素,線路介質(zhì) 種類：有線（電纜、光纜）、無線（電磁波） 特性 原始數(shù)據(jù)傳輸率 帶寬 對噪聲的敏感性：內(nèi)部或外部干擾 對失真的敏感性：信號和傳輸介質(zhì)之間的互相作用引起 對衰減的敏感性：信號通過傳輸介質(zhì)時的功率損耗 總線協(xié)議,總線信號：有效電平、傳輸方向/速率/格式等,電氣性能,機械性能,總線時序：規(guī)定通信雙方的聯(lián)絡(luò)方式,總線仲裁：規(guī)定解決總線沖突的方式,如接口尺寸、形狀等,其它：如差錯控制等,4,總線協(xié)議組件,5,總線分類,按所處位置 (數(shù)據(jù)傳送范圍),片內(nèi)總線,芯片總線（片間總線、元件級總線）,系統(tǒng)內(nèi)總線（插板級總線）,系統(tǒng)外總線（通信總線）,非通用總線（與具體

3、芯片有關(guān)）,通用標準總線,地址總線,控制總線,按總線功能,數(shù)據(jù)總線,并行總線,串行總線,按數(shù)據(jù)格式,按時序關(guān)系 (握手方式),同步,異步,半同步,同步,異步,6,外部總線、 (系統(tǒng))外總線 如并口、串口,系統(tǒng)總線、 (系統(tǒng))內(nèi)總線 如ISA、PCI,片(間)總線 三總線形式,片內(nèi)總線 單總線形式,計算機系統(tǒng)的四層總線結(jié)構(gòu),7,總線的組織形式,組織形式：單總線、雙總線，多級總線 單總線 特征：存儲器和I/O分時使用同一總線 優(yōu)點：結(jié)構(gòu)簡單，成本低廉，易于擴充 缺點：帶寬有限，傳輸率不高（可能造成物理長度過長）,8,雙總線,特征：存儲總線+I/O總線 優(yōu)點：提高了總線帶寬和數(shù)據(jù)傳輸速率，克服單總線

4、共享的限制，以及存儲/IO訪問速度不一致而對總線的要求也不同的矛盾 缺點：CPU繁忙,9,多級總線,特征：高速外設(shè)和低速外設(shè)分開使用不同的總線 優(yōu)點：高效，進一步提高系統(tǒng)的傳輸帶寬和數(shù)據(jù)傳輸速率 缺點：復(fù)雜,10,微機的典型多級總線結(jié)構(gòu),存儲總線,高速IO總線,低速IO總線,11,12,微機系統(tǒng)中的內(nèi)總線（插板級總線）,13,微機系統(tǒng)中的外總線（通信總線）,14,總線分類,按所處位置 (數(shù)據(jù)傳送范圍),片內(nèi)總線,芯片總線（片間總線、元件級總線）,系統(tǒng)內(nèi)總線（插板級總線）,系統(tǒng)外總線（通信總線）,非通用總線（與具體芯片有關(guān)）,通用標準總線,地址總線,控制總線,按總線功能,數(shù)據(jù)總線,并行總線,串行

5、總線,按數(shù)據(jù)格式,按時序關(guān)系 (握手方式),同步,異步,半同步,同步,異步,15,三總線,哈佛體系結(jié)構(gòu),馮諾依曼體系結(jié)構(gòu),16,典型的控制信號,總線的控制信號 存儲器寫信號 存儲器讀信號 I/O寫信號 I/O讀信號 總線請求信號 總線授予信號 中斷請求信號 中斷應(yīng)答信號 時鐘信號 復(fù)位信號,17,總線隔離與驅(qū)動,不操作時把功能部件與總線隔離 同一時刻只能有一個部件發(fā)送數(shù)據(jù)到總線上 提供驅(qū)動能力 數(shù)據(jù)發(fā)送方必須提供足夠的電流以驅(qū)動多個部件 提供鎖存能力 具有信息緩存和信息分離能力,18,總線電路中常用器件,三態(tài)總線驅(qū)動器 驅(qū)動、隔離 單向、雙向,19,鎖存器,信息緩存（有時也具有驅(qū)動能力） 信息

6、分離（地址與數(shù)據(jù)分離）,直通,保持,高阻,20,微機系統(tǒng)的三總線結(jié)構(gòu),21,最小模式總線連接,22,CPU讀存儲器/IO的時序圖,23,微機系統(tǒng)三總線,5V,讀寫控制,讀寫控制,讀寫控制,24,單CPU系統(tǒng)8086讀操作總線周期時序,25,單CPU系統(tǒng)8086寫操作總線周期時序,26,比較讀/寫區(qū)別,27,總線的性能指標,總線時鐘頻率：總線上的時鐘信號頻率 總線寬度：數(shù)據(jù)線、地址線寬度 總線速率：總線每秒所能傳輸數(shù)據(jù)的最大次數(shù)。 總線速率=總線時鐘頻率/總線周期數(shù) 總線周期數(shù)：總線傳送一次數(shù)據(jù)所需的時鐘周期數(shù) 有些幾個周期才能傳輸1個數(shù)據(jù) 總線帶寬：總線每秒傳輸?shù)淖止?jié)數(shù) 同步方式 總線負載能力

7、,28,總線寬度,總線寬度：籠統(tǒng)地說，就是總線所設(shè)置的通信線路（線纜）的數(shù)目。具體地說，就是總線內(nèi)設(shè)置用于傳送數(shù)據(jù)的信號線的數(shù)目為數(shù)據(jù)總線寬度，用于傳輸?shù)刂返男盘柧€的數(shù)目為地址總線寬度，如8位、16位、32位、64位等 數(shù)據(jù)總線寬度在很大程度上決定了計算機總線的性能 地址總線的寬度則決定了系統(tǒng)的尋址能力,29,總線帶寬,總線帶寬(bus band width) 表示單位時間內(nèi)總線能傳送的最大數(shù)據(jù)量（bps/Bps） 用“總線速率總線位寬/8=時鐘頻率總線位寬/(8總線周期數(shù))”表示 總線位寬：數(shù)據(jù)信號線的數(shù)目，同一時刻傳輸?shù)臄?shù)據(jù)位數(shù) 總線復(fù)用；成本、串?dāng)_； 時鐘頻率 總線偏離（skew）、兼容

8、性,30,例,CPU的前端總線(FSB)頻率為400MHz或800MHz，總線周期數(shù)為1/4(即1個時鐘周期傳送4次數(shù)據(jù))，位寬為64bit 則FSB的帶寬為40064/(81/4)=1.28GB/s 或80064/(81/4)=2.56GB/s PCI總線的頻率為33.3MHz，位寬為32位或64位，總線周期數(shù)為1 則PCI總線的帶寬為：33.332/8=133MB/s 或33.364/8=266MB/s,31,4.1.2 總線仲裁,總線仲裁(arbitration)也稱為總線判決，根據(jù)連接到總線上的各功能模塊所承擔(dān)任務(wù)的輕重緩急，預(yù)先或動態(tài)地賦予它們不同的使用總線的優(yōu)先級，當(dāng)有多個模塊同時

9、請求使用總線時，總線仲裁電路選出當(dāng)前優(yōu)先級最高的那個，并賦予總線控制權(quán) 其目的是合理地控制和管理系統(tǒng)中多個主設(shè)備的總線請求，以避免總線沖突 分布式(對等式)仲裁 控制邏輯分散在連接于總線上的各個部件或設(shè)備中 協(xié)議復(fù)雜且昂貴，效率高 集中式(主從式)仲裁 采用專門的控制器或仲裁器 總線控制器或仲裁器可以是獨立的模塊或集成在CPU中 協(xié)議簡單而有效，但總體系統(tǒng)性能較低,32,特點：各主控模塊共用請求信號線和忙信號線，其優(yōu)先級別由其在鏈式允許信號線上的位置決定； 優(yōu)點：具有較好的靈活性和可擴充性； 缺點：主控模塊數(shù)目較多時，總線請求響應(yīng)的速度較慢；,菊花鏈（串行）總線仲裁,主控模塊1,主控 模塊2,

10、主控模塊N,允許BG,請求BR,忙BB,總線仲裁器,33,三線菊花鏈仲裁原理,任一主控器Ci發(fā)出總線請求時，使BR1 任一主控器Ci占用總線，使BB1，禁止BG輸出 主控器Ci沒發(fā)請求(BRi=0)，卻收到BG(BGINil)，則將BG向后傳遞(BGOUTil) 當(dāng)BR1，BB0時，仲裁器發(fā)出BG信號。此時，BG1，如果仲裁器本身也是一個主控器，如微處理器，則在發(fā)出BG之前BB0時，它可以占用一個或幾個總線周期 若Ci同時滿足：本地請求(BRi=1)；BB=0；檢測到BGINi端出現(xiàn)了上升沿。接管總線。 Ci接管總線后，BG信號不再后傳，即BGOUTi0,34,各主控器有獨立的總線請求BR、總

11、線允許BG，互不影響 總線仲裁器直接識別所有設(shè)備的請求，并向選中的設(shè)備Ci發(fā)BGi 特點：各主控模塊有獨立的請求信號線和允許信號線，其優(yōu)先級別由總線仲裁器內(nèi)部模塊判定； 優(yōu)點：總線請求響應(yīng)的速度快； 缺點：擴充性較差；,并行仲裁,35,串并行二維仲裁,從下一設(shè)備,主模塊1,主模塊2,主模塊3,允許BG,請求BR,忙BB,總線仲裁器,主模塊4,到下一設(shè)備,綜合了前兩種仲裁方式的優(yōu)點和缺點,36,分布式總線仲裁方式,總線上各個設(shè)備都有總線仲裁模塊 當(dāng)任何一個設(shè)備申請總線，置“總線忙”狀態(tài)，以阻止其他設(shè)備同時請求,37,4.1.3 總線操作與時序,總線操作：計算機系統(tǒng)中，通過總線進行信息交換的過程稱

12、為總線操作 總線周期：總線設(shè)備完成一次完整信息交換的時間 讀/寫存儲器周期 讀/寫IO口周期 DMA周期 中斷周期 多主控制器系統(tǒng)，總線操作周期一般分為四個階段 總線請求及仲裁階段、尋址階段、傳數(shù)階段和結(jié)束階段 單個主控制器系統(tǒng)，則只需要尋址和傳數(shù)兩個階段,38,總線主控制器的作用,總線系統(tǒng)的資源分配與管理 提供總線定時信號脈沖 負責(zé)總線使用權(quán)的仲裁 不同總線協(xié)議的轉(zhuǎn)換和不同總線間數(shù)據(jù)傳輸?shù)木彌_,39,總線時序,總線時序是指總線事件的協(xié)調(diào)方式，以實現(xiàn)可靠的尋址和數(shù)據(jù)傳送 總線時序類型 同步：所有設(shè)備都采用一個統(tǒng)一的時鐘信號來協(xié)調(diào)收發(fā)雙方的定時關(guān)系 異步：依靠傳送雙方互相制約的握手(handsh

13、ake)信號來實現(xiàn)定時控制 半同步：具有同步總線的高速度和異步總線的適應(yīng)性,40,同步并行總線時序,特點 系統(tǒng)使用同一時鐘信號控制各模塊完成數(shù)據(jù)傳輸 一般一次讀寫操作可在一個時鐘周期內(nèi)完成，時鐘前、后沿分別指明總線操作周期的開始和結(jié)束 地址、數(shù)據(jù)及讀/寫等控制信號可在時鐘沿處改變 優(yōu)點：電路設(shè)計簡單，總線帶寬大，數(shù)據(jù)傳輸速率快 缺點：時鐘以最慢速設(shè)備為準，高速設(shè)備性能將受到影響,41,異步并行總線時序,特點：系統(tǒng)中可以沒有統(tǒng)一的時鐘源，模塊之間依靠各種聯(lián)絡(luò)（握手）信號進行通信，以確定下一步的動作 優(yōu)點：全互鎖方式可靠性高，適應(yīng)性強 缺點：控制復(fù)雜，交互的聯(lián)絡(luò)過程會影響系統(tǒng)工作速度,地址信號,數(shù)

14、據(jù)信號,主設(shè)備 聯(lián)絡(luò)信號,從設(shè)備 聯(lián)絡(luò)信號, 準備好接收 （M發(fā)送地址信號）,已收到數(shù)據(jù) （M撤銷地址信號）,完成一次傳送 （S撤銷數(shù)據(jù)信號）,已送出數(shù)據(jù) （S發(fā)送數(shù)據(jù)信號）,42,半同步并行總線時序,特點：同時使用主模塊的時鐘信號和從模塊的聯(lián)絡(luò)信號 優(yōu)點：兼有同步總線的速度和異步總線的可靠性與適應(yīng)性,Ready信號可作為慢速設(shè)備的異步聯(lián)絡(luò)信號,CLK信號作為快速設(shè)備的同步時鐘信號,43,4.2 總線標準,總線標準包括： 邏輯規(guī)范：邏輯信號電平 時序規(guī)范 電氣規(guī)范 機械規(guī)范 通信協(xié)議,44,4.2.1 SoC的片內(nèi)總線,片上總線特點 簡單高效 結(jié)構(gòu)簡單：占用較少的邏輯單元 時序簡單：提供較高的

15、速度 接口簡單：降低IP核連接的復(fù)雜性 靈活，具有可復(fù)用性 地址/數(shù)據(jù)寬度可變、互聯(lián)結(jié)構(gòu)可變、仲裁機制可變 功耗低 信號盡量不變、單向信號線功耗低、時序簡單 片內(nèi)總線標準 ARM的AMBA 、IBM的CoreConnect Silicore的Wishbone、Altera的Avalon,45,ARM的AMBA: Advanced Microcontroller Bus Architecture,先進高性能總線AHB （Advanced High-performance Bus） 適用于高性能和高吞吐設(shè)備之間的連接，如CPU、片上存儲器、DMA設(shè)備、DSP等 先進系統(tǒng)總線ASB（Advanced

16、 System Bus） 適用于高性能系統(tǒng)模塊。與AHB的主要不同是讀寫數(shù)據(jù)采用了一條雙向數(shù)據(jù)總線 先進外設(shè)總線APB（Advanced Peripheral Bus） 適用于低功耗外部設(shè)備，經(jīng)優(yōu)化減少了功耗和接口復(fù)雜度 適合較復(fù)雜的應(yīng)用，需要遵守較簡單的操作協(xié)議；擁有眾多的第三方支持,46,AMBA總線,47,AMBA2.0總線結(jié)構(gòu)圖,高性能 ARM核,高性能片上 RAM,高性能 DMAC核,高帶寬片外存儲器接口,橋,鍵盤,UART,Timer,PIO,AHB or ASB,APB,48,IBM CoreConnect,處理器局部總線PLB（Processor Local Bus） 高帶寬、

17、低延遲、高性能 連接高速CPU核、高速MEM控制器、高速DMAC等高性能設(shè)備 片內(nèi)的外設(shè)總線OPB（On-chip Peripheral Bus） 連接低性能設(shè)備，減少其對PLB的性能影響 通過OPB橋?qū)崿F(xiàn)PLB主設(shè)備和OPB從設(shè)備的數(shù)據(jù)傳輸 設(shè)備控制寄存器總線DCR（Device Control Register） 用于配置PLB設(shè)備和OPB設(shè)備的狀態(tài)寄存器和控制寄存器 減輕PLB總線在低性能狀態(tài)下的負荷 方案完整，但一般用于高性能系統(tǒng)設(shè)計中（如工作站），不太適合簡單的嵌入式系統(tǒng)應(yīng)用,49,CoreConnect總線結(jié)構(gòu)框圖,Embedded System,高性能 CPU核,高速 存儲器,仲

18、裁,DMAC 核,外部總線結(jié)構(gòu)接口,OPB 橋,Keyboard,UART,Timer,PIO,PLB,OPB,DCR,50,Silicore的Wishbone,定義了一條高速總線的信號和總線周期。在復(fù)雜系統(tǒng)中可采用兩條Wishbone總線分別連接高速和低速設(shè)備，兩條總線之間的接口簡單 提供了4種互連方式：兩個IP核的點到點連接；多個串行IP核的數(shù)據(jù)流連接；多個IP核的共享總線連接、高吞吐量的交叉開關(guān) 完全免費，開發(fā)性強；結(jié)構(gòu)簡單、互連靈活；通常應(yīng)用于簡單的嵌入式控制器和一些高速系統(tǒng)中，但對高性能系統(tǒng)的支持不夠,51,Altera的Avalon,主要用于Altera公司的NIOS軟核系統(tǒng)中實現(xiàn)SOPC 規(guī)定了主設(shè)備和從設(shè)備之間進行連接的端口和通信時序，配置簡單，可由EDA工具（SOPC Builder）快速生成 采用從設(shè)備仲裁技術(shù)，允許多個主設(shè)備真正同步操作，優(yōu)化了數(shù)據(jù)流，提高了系統(tǒng)的吞吐量,52,Avalon的交換式總線結(jié)構(gòu),53,AMBA總線,AMBA總線規(guī)范是由ARM公司推出的一種用于高性能嵌入式微處理器設(shè)計的片上總線標準，由于AMBA總線的開放性和其本身的高性能，以