1、第三章 門(mén)電路,內(nèi)容提要：,本章主要講述數(shù)字電路的基本邏輯單元門(mén)電路，有TTL邏輯門(mén)、MOS邏輯門(mén)。在討論半導(dǎo)體二極管和三極管及場(chǎng)效應(yīng)管的開(kāi)關(guān)特性基礎(chǔ)上，講解它們的電路結(jié)構(gòu)、工作原理、邏輯功能、電器特性等等，為以后的學(xué)習(xí)及實(shí)際使用打下必要的基礎(chǔ)。本章重點(diǎn)討論TTL門(mén)電路和CMOS門(mén)電路。,本章主要內(nèi)容,3.1 概述 3.2 半導(dǎo)體二極管門(mén)電路 3.3 CMOS門(mén)電路 3.4* 其他類(lèi)型的MOS集成門(mén)電路 3.5 TTL門(mén)電路 3.6* 其他類(lèi)型的雙極型集成門(mén)電路 3.7* BiCMOS電路 3.8* TTL門(mén)電路與CMOS門(mén)電路的接口,3.1 概述,1. 門(mén)電路：,實(shí)現(xiàn)基本邏輯運(yùn)算和復(fù)合運(yùn)算的

2、單元電路稱(chēng)為門(mén)電路，常用的門(mén)電路有非門(mén)、與非門(mén)、或非門(mén)、異或門(mén)、與或非門(mén)等,(1) 正邏輯：,在二值邏輯中，如果用高電平表示邏輯“1” ，低電平表示邏輯“0” ，在這種規(guī)定下的邏輯關(guān)系稱(chēng)為正邏輯，如圖3.1.1所示,2. 正負(fù)邏輯系統(tǒng),圖3.1.1 正負(fù)邏輯示意圖,(2) 負(fù)邏輯：,在二值邏輯中，如果用高電平表示邏輯“0” ，低電平表示邏輯“1” ，在這種規(guī)定下的邏輯關(guān)系稱(chēng)為負(fù)邏輯，如圖3.1.1所示。,3.1 概述,圖3.1.1 正負(fù)邏輯示意圖,同一邏輯電路采用不同的邏輯關(guān)系，其邏輯功能是完全不同的，如表3.1.1正負(fù)邏輯對(duì)應(yīng)的邏輯電路,由表中可以看出,正負(fù)邏輯式互為對(duì)偶式，即若給出一個(gè)正邏

3、輯的邏輯式，則對(duì)偶式即為負(fù)邏輯的邏輯式，如正邏輯為或門(mén)，即Y=A+B，對(duì)偶式為YDAB。正負(fù)邏輯的使用依個(gè)人的習(xí)慣，但同一系統(tǒng)中采用一種邏輯關(guān)系，本書(shū)采用正邏輯,3.1 概述,3. 高低電平的實(shí)現(xiàn),在數(shù)字電路中，輸入輸出都是二值邏輯，其高低電平用“0”和“1”表示。其高低電平的獲得是通過(guò)開(kāi)關(guān)電路來(lái)實(shí)現(xiàn)，如二極管或三極管電路組成。如圖3.1.2所示。,圖3.1.2 高低電平實(shí)現(xiàn)原理電路,3.1 概述,其原理為：,當(dāng)開(kāi)關(guān)S斷開(kāi)時(shí)，輸出電壓voVcc，為高電平“1”；當(dāng)開(kāi)關(guān)閉合時(shí)，輸出電壓vo0，為低電平“0”；若開(kāi)關(guān)由三極管構(gòu)成，則控制三級(jí)管工作在截止和飽和狀態(tài)，就相當(dāng)開(kāi)關(guān)S的斷開(kāi)和閉合。,圖3.

4、1.2高低電平實(shí)現(xiàn)原理電路,3.1 概述,單開(kāi)關(guān)電路功耗較大，目前出現(xiàn)互補(bǔ)開(kāi)關(guān)電路（如CMOS門(mén)電路），即用一個(gè)管子代替圖3.1.2中的電阻，如圖3.1.3所示,互補(bǔ)開(kāi)關(guān)電路的原理為,3.1 概述,開(kāi)關(guān)S1和S2受同一輸入信號(hào)vI的控制，而且導(dǎo)通和斷開(kāi)的狀態(tài)相反。當(dāng)S1閉合時(shí)，S2斷開(kāi)，輸出為高電平“1”；相反當(dāng)S1斷開(kāi)時(shí)，S2閉合，輸出為高電平“0”。,互補(bǔ)開(kāi)關(guān)電路由于兩個(gè)開(kāi)關(guān)總有一個(gè)是斷開(kāi)的，流過(guò)的電流為零，故電路的功耗非常低，因此在數(shù)字電路中得到廣泛的應(yīng)用,4. 數(shù)字電路的概述,3.1 概述,（1）優(yōu)點(diǎn)：,圖3.1.1 正負(fù)邏輯示意圖,在數(shù)字電路中由于采用高低電平，并且高低電平都有一個(gè)允

5、許的范圍，如圖3.1.1所示，故對(duì)元器件的精度和電源的穩(wěn)定性的要求都比模擬電路要低，抗干擾能力也強(qiáng)。,(2) 分類(lèi)：,3.1 概述,可分為分立元件邏輯門(mén)電路和集成邏輯門(mén)電路：分立元件邏輯門(mén)電路是由半導(dǎo)體器件、電阻和電容連接而成。集成邏輯門(mén)電路是將大量的分立元件通過(guò)特殊工藝集成在很小的半導(dǎo)體芯片上。,數(shù)字集成電路根據(jù)規(guī)?？煞譃?100/片,（1001000）/片,103 105 /片,105 以上/片,按導(dǎo)電類(lèi)型可分為,3.1 概述,數(shù)字集成電路的基本邏輯單元是集成邏輯門(mén)，因此本章先介紹CMOS和TTL數(shù)字集成邏輯門(mén)的結(jié)構(gòu)、工作原理,3.2 半導(dǎo)體二極管門(mén)電路,3.2.1半導(dǎo)體二極管的開(kāi)關(guān)特性,

6、1. 穩(wěn)態(tài)開(kāi)關(guān)特性,圖3.2.1 二極管的開(kāi)關(guān)電路,圖3.1.2高低電平實(shí)現(xiàn)原理電路,將圖3.1.2中的開(kāi)關(guān)用二極管代替，則可得到圖3.2.1所示的半導(dǎo)體二極管開(kāi)關(guān)電路,對(duì)于圖3.2.1所示二極管開(kāi)關(guān)電路，由于二極管具有單向?qū)щ娦?，故它可相?dāng)受外加電壓控制的開(kāi)關(guān)。,設(shè)vi的高電平為VIHVCC， vi的低電平為VIL0，且D為理想元件，即正向?qū)娮铻?，反向電阻無(wú)窮大，則穩(wěn)態(tài)時(shí)當(dāng)vIVIHVCC時(shí)，D截止，輸出電壓vDVOH VCC,將電路處于相對(duì)穩(wěn)定狀態(tài)下，晶體二極管所呈現(xiàn)的開(kāi)關(guān)特性稱(chēng)為穩(wěn)態(tài)開(kāi)關(guān)特性,圖3.2.1 二極管的開(kāi)關(guān)電路,3.2.1半導(dǎo)體二極管的開(kāi)關(guān)特性,當(dāng)vIVIL0時(shí)，D導(dǎo)通

7、，輸出電壓vo VOL 0,圖3.2.1 二極管的開(kāi)關(guān)電路,即可以用輸入電壓vi的高低電平控制二極管的開(kāi)關(guān)狀態(tài)，并在輸出端得到相應(yīng)的高低電平,3.2.1半導(dǎo)體二極管的開(kāi)關(guān)特性,2.二極管動(dòng)態(tài)特性：,當(dāng)電路處于動(dòng)態(tài)狀態(tài)，即二極管兩端電壓突然反向時(shí)，半導(dǎo)體二極管所呈現(xiàn)的開(kāi)關(guān)特性稱(chēng)為動(dòng)態(tài)開(kāi)關(guān)特性（簡(jiǎn)稱(chēng)動(dòng)態(tài)特性）,二極管的動(dòng)態(tài)電流波形如圖3.2.3所示,3.2.1半導(dǎo)體二極管的開(kāi)關(guān)特性,圖3.2.3 二極管動(dòng)態(tài)電流波形,這是由于在輸入電壓轉(zhuǎn)換狀態(tài)的瞬間，二極管由反向截止到正向?qū)〞r(shí)，內(nèi)電場(chǎng)的建立需要一定的時(shí)間，所以二極管電流的上升是緩慢的；當(dāng)二極管由正向?qū)ǖ椒聪蚪刂箷r(shí)，二極管的電流迅速衰減并趨向飽和

8、電流也需要一定的時(shí)間。由于時(shí)間很短，在示波器是無(wú)法看到的,在輸入信號(hào)頻率較低時(shí)，二極管的導(dǎo)通和截止的轉(zhuǎn)換時(shí)間可以認(rèn)為是瞬間完成的。但在輸入信號(hào)頻率較高時(shí)，此時(shí)間就不能忽略了。,3.2.1半導(dǎo)體二極管的開(kāi)關(guān)特性,將二極管由截止轉(zhuǎn)向?qū)ㄋ璧臅r(shí)間稱(chēng)為正向恢復(fù)時(shí)間（開(kāi)通時(shí)間）ton；二極管由導(dǎo)通轉(zhuǎn)向截止所需的時(shí)間稱(chēng)為反向恢復(fù)時(shí)間（關(guān)斷時(shí)間）tre，兩者統(tǒng)稱(chēng)為二極管的開(kāi)關(guān)時(shí)間，一般ton tre,圖3.2.3 二極管動(dòng)態(tài)電流波形,tre,ton,3.2.2 二極管與門(mén),簡(jiǎn)單的二極管與門(mén)電路如圖3.2.4所示,圖3.2.4 二極管與門(mén)電路,設(shè)VCC5V，輸入端A、B的高低電平為VIH3V， VIL0V，

9、二極管的正向?qū)▔航禐?VDF0.7V，則：,當(dāng)A、B中有一個(gè)是低電平0V時(shí)，至少有一個(gè)二極管導(dǎo)通，使得輸出Y的電壓為0.7V，為低電平；只有A、B中都加高電平3V時(shí)，兩個(gè)二極管同時(shí)導(dǎo)通，使得輸出Y為3.7V，為高電平。,其輸入輸出及真值表如表3.2.1和3.2.2所示,3.2.2 二極管與門(mén),其輸出Y和輸入A、B是與的關(guān)系，即,3.2.3 二極管或門(mén),二極管或門(mén)電路如圖3.2.5所示,圖3.2.5 二極管或門(mén)電路,設(shè)輸入端A、B的高低電平為VIH3V， VIL0V，二極管的正向?qū)▔航禐閂DF0.7V，則：,當(dāng)A、B中有一個(gè)是低電平0V時(shí)，至少有一個(gè)二極管導(dǎo)通，使得輸出Y的電壓為0.7V，為

10、低電平；只有A、B中都加高電平3V時(shí)，兩個(gè)二極管同時(shí)導(dǎo)通，使得輸出Y為3.7V，為高電平。,3.2.2 二極管或門(mén),其輸入輸出及真值表如表3.2.3和3.2.4所示,其輸出Y和輸入A、B是與的關(guān)系，即,圖3.2.5 二極管或門(mén)電路,二極管構(gòu)成的門(mén)電路的缺點(diǎn):,3.2.2 二極管或門(mén),1.電平有偏移:輸出的高低電平數(shù)值與輸入的高低電平數(shù)值相差一個(gè)二極管的壓降，后級(jí)的二極管門(mén)電路電平偏移，甚至使得高電平下降到門(mén)限值以下,2.帶負(fù)載能力差：由于這種二極管門(mén)電路的輸出電阻比較低，故帶負(fù)載能力差，輸出電平會(huì)隨負(fù)載的變化而變化。,只用于IC內(nèi)部電路,3.3 CMOS門(mén)電路,CMOS邏輯門(mén)電路是在TTL器件

11、之后，出現(xiàn)的應(yīng)用比較廣泛的數(shù)字邏輯器件，在功耗、抗干擾、帶負(fù)載能力上優(yōu)于TTl邏輯門(mén)，所以超大規(guī)模器件幾乎都采用CMOS門(mén)電路，如存儲(chǔ)器ROM、可編程邏輯器件PLD等,國(guó)產(chǎn)的CMOS器件有CC4000(國(guó)際CD4000/MC4000)、高速54HC/74HC系列（國(guó)際MC54HC/74HC),此外還有兼容型的74HCT和74BCT系列（BiCMOS）,先介紹74系列的反相器和邏輯門(mén)，再簡(jiǎn)單介紹其它系列的邏輯門(mén),一、MOS管的類(lèi)型和符號(hào),a. 增強(qiáng)型NMOS,符號(hào)如圖3.3.1所示,3.3.1 MOS管(絕緣柵）的開(kāi)關(guān)特性,NMOS共源極接法電路如圖3.3.2（a）所示，輸出特性如(b)所示,3

12、.3.1 MOS管(絕緣柵）的開(kāi)關(guān)特性,圖3.3.2 NMOS管共源極接法電路及其輸出特性,增強(qiáng)型NMOS共源極接法電路如圖3.3.3（a）所示，轉(zhuǎn)移特性如(b)所示,3.3.1 MOS管(絕緣柵）的開(kāi)關(guān)特性,開(kāi)啟電壓,當(dāng)vGS 109,VGS VGS (th) 時(shí),管子導(dǎo)通，iD V 2GS，RON1k,3.3.1 MOS管(絕緣柵）的開(kāi)關(guān)特性,b. 增強(qiáng)型PMOS,符號(hào)如圖3.3.4所示,3.3.1 MOS管(絕緣柵）的開(kāi)關(guān)特性,增強(qiáng)型PMOS共源極接法電路如圖3.3.5（a）所示，轉(zhuǎn)移特性如(b)所示,3.3.1 MOS管(絕緣柵）的開(kāi)關(guān)特性,當(dāng)vGSVGS(th)，管子截止， iD =

13、 0,vGS VGS (th) 時(shí),管子導(dǎo)通，iD V 2GS,3.3.1 MOS管(絕緣柵）的開(kāi)關(guān)特性,c. 耗盡型NMOS,3.3.1 MOS管(絕緣柵）的開(kāi)關(guān)特性,符號(hào)如圖3.3.6所示,耗盡型NMOS共源極接法電路如圖3.3.7（a）所示，轉(zhuǎn)移特性如(b)所示,3.3.1 MOS管(絕緣柵）的開(kāi)關(guān)特性,當(dāng)vGS VGS(off)(負(fù)值），管子截止， iD = 0； vGS VGS(off) 時(shí),管子導(dǎo)通,d. 耗盡型PMOS,3.3.1 MOS管(絕緣柵）的開(kāi)關(guān)特性,符號(hào)如圖3.3.8所示,耗盡型PMOS共源極接法電路如圖3.3.9（a）所示，轉(zhuǎn)移特性如(b)所示,3.3.1 MOS管

14、(絕緣柵）的開(kāi)關(guān)特性,當(dāng)vGS VGS(off)(正值），管子截止， iD = 0； vGS VGS(off) 時(shí),管子導(dǎo)通,3.3.2 CMOS反相器的電路結(jié)構(gòu)和工作原理,一、CMOS反相器的電路結(jié)構(gòu)及工作原理,圖3.3.10 CMOS反相器電路,圖3.3.10為CMOS反相器的電路,其中T1為P溝道增強(qiáng)型MOS管，T2為N溝道增強(qiáng)型MOS管.它們構(gòu)成互補(bǔ)對(duì)稱(chēng)電路,1.結(jié)構(gòu)：,圖3.3.10 CMOS反相器電路,3.3.2 CMOS反相器的電路結(jié)構(gòu)和工作原理,它們的開(kāi)啟電壓分別為 VGS（th）P、VGS（th）N，且 VGS（th）PVGS（th）N ， 并設(shè)VDD|VGS（th)P|+V

15、GS(th)N，,2.工作原理,當(dāng)vIVIL0為低電平時(shí)，T2截止， T1管導(dǎo)通，輸出電壓為高電平，即,3.3.2 CMOS反相器的電路結(jié)構(gòu)和工作原理,當(dāng)vIVIHVDD為高電平時(shí)，T2導(dǎo)通， T1管截止，輸出電壓為低電平，即,圖3.3.10 CMOS反相器電路,特點(diǎn),1. 無(wú)論 vI 是高電平還是低電平，T1和T2管總是一個(gè)導(dǎo)通一個(gè)截止的工作狀態(tài)，稱(chēng)為互補(bǔ)，這種電路結(jié)構(gòu)CMOS電路；,2. 由于無(wú)論輸入為低電平還是高電平， T1和T2總是有一個(gè)截止的，其截止電阻很高，故流過(guò)T1和T2的靜態(tài)電流很小，故其靜態(tài)功耗很小。,3.3.2 CMOS反相器的電路結(jié)構(gòu)和工作原理,二、電壓傳輸特性和電流傳輸

16、特性,反相器電壓傳輸特性是輸出電壓vo和輸入vI之間的關(guān)系曲線，如圖3.3.11所示。并設(shè),3.3.2 CMOS反相器的電路結(jié)構(gòu)和工作原理,圖3.3.11 CMOS反相器的電壓傳輸特性,1. 電壓傳輸特性,AB段：輸入低電平,3.3.2 CMOS反相器的電路結(jié)構(gòu)和工作原理,T1管導(dǎo)通，T2截止，輸出電壓為高電平，即,CD段：輸入高電平,圖3.3.11 CMOS反相器的電壓傳輸特性,T1管截止，T2導(dǎo)通，輸出電壓為低電平，即,BC段：,3.3.2 CMOS反相器的電路結(jié)構(gòu)和工作原理,圖3.3.11 CMOS反相器的電壓傳輸特性,T1、T2同時(shí)導(dǎo)通，若T1、T2參數(shù)完全相同，則,2.電流傳輸特性,

17、3.3.2 CMOS反相器的電路結(jié)構(gòu)和工作原理,圖3.3.12 CMOS反相器的電流傳輸特性,AB段：輸入低電平,T1管導(dǎo)通，T2截止，輸出漏極電流近似為零,電流傳輸特性是反相器的漏極電流隨輸入電壓變化曲線，如圖3.3.12所示。也分成三段：,3.3.2 CMOS反相器的電路結(jié)構(gòu)和工作原理,CD段：輸入高電平,T1管截止，T2導(dǎo)通，輸出漏極電流近似為零,圖3.3.12 CMOS反相器的電流傳輸特性,BC段：,3.3.2 CMOS反相器的電路結(jié)構(gòu)和工作原理,圖3.3.12 CMOS反相器的電流傳輸特性,T1、T2同時(shí)導(dǎo)通，有電流iD同時(shí)通過(guò)，且在 vIVDD / 2附近處，漏極電流最大，故在使用

18、輸入電壓不應(yīng)長(zhǎng)時(shí)間工作在這段，以防由于功耗過(guò)大而損壞。,三、輸入端噪聲容限,3.3.2 CMOS反相器的電路結(jié)構(gòu)和工作原理,圖3.3.11 CMOS反相器的電壓傳輸特性,由圖3.3.11 CMOS反相器的電壓傳輸特性可知，在輸入電壓vI偏離正常低電平或高電平時(shí)，輸出電壓vo并不隨之馬上改變，允許輸入電壓有一定的變化范圍。,輸入端噪聲容限：是指在保證輸出高、低電平基本不變（不超過(guò)規(guī)定范圍）時(shí)，允許輸入信號(hào)高、低電平的波動(dòng)范圍,1.定義：,2.計(jì)算方法,3.3.2 CMOS反相器的電路結(jié)構(gòu)和工作原理,輸入噪聲容限分為輸入高電平噪聲容限VNH和輸入低電平噪聲容限VNL。圖3.3.13給出計(jì)算輸入噪聲

19、容限的方法。,圖3.3.13 CMOS反相器輸入噪聲容限示意圖,由圖中可知，如果是多個(gè)門(mén)電路相連時(shí)，前一級(jí)門(mén)電路的輸出即為后一級(jí)門(mén)電路的輸入,其中：,圖3.3.13 CMOS反相器輸入噪聲容限示意圖,3.3.2 CMOS反相器的電路結(jié)構(gòu)和工作原理,VOH（min）輸出高電平最小值,VOL（max）輸出低電平最大值,VIH（min）輸入高電平最小值,VIL（max）輸入低電平最大值,則輸入噪聲容限為,圖3.3.13 CMOS反相器輸入噪聲容限示意圖,3.3.2 CMOS反相器的電路結(jié)構(gòu)和工作原理,輸入噪聲容限和電源電壓VDD有關(guān)，當(dāng)VDD增加時(shí)，電壓傳輸特性右移，如圖3.3.14所示,3.3.2

20、 CMOS反相器的電路結(jié)構(gòu)和工作原理,圖3.3.14 VDD對(duì)電壓傳輸特性的影響,結(jié)論：可以通過(guò)提高 VDD來(lái)提高噪聲容限,3.3.3 CMOS 反相器的靜態(tài)輸入和輸出特性,CMOS 反相器的靜態(tài)（不考率輸入輸出延遲）輸入和輸出特性為輸入端和輸出端的伏安特性,一、輸入特性,輸入特性是從CMOS反相器輸入端看其輸入電壓與電流的關(guān)系。,由于MOS管的柵極和襯底之間存在SiO2為介質(zhì)的輸入電容，而絕緣介質(zhì)又很薄，非常容易被擊穿，所以對(duì)由MOS管所組成的CMOS電路，必須采取保護(hù)措施。,圖3.3.15為CMOS反相器的兩種常用保護(hù)電路,3.3.3 CMOS 反相器的靜態(tài)輸入和輸出特性,圖3.3.15

21、CMOS反相器的兩種常用保護(hù)電路,其中D1和D2，正向?qū)▔航禐閂DF0.5V0.7V，反向擊穿電壓約為30V， D2為分布式二極管，可以通過(guò)較大的電流，RS的值一般在1.52.5K之間。 C1和C2為T(mén)1和T2的柵極等效電容,在輸入信號(hào)正常工作范圍內(nèi)，即0vI VDD，輸入端保護(hù)電路不起作用。當(dāng)vI VDD+VF時(shí)，D1導(dǎo)通，將柵極電位vG鉗位在VDD+VF，而當(dāng)vI -VF時(shí)， D2導(dǎo)通，將柵極電位vG鉗位在VF，這樣使得C1、 C2不會(huì)超過(guò)允許值。,圖3.3.15 CMOS反相器的兩種常用保護(hù)電路,3.3.3 CMOS 反相器的靜態(tài)輸入和輸出特性,其輸入特性如圖3.3.16所示,3.3.

22、3 CMOS 反相器的靜態(tài)輸入和輸出特性,圖3.3.16 CMOS反相器的輸入特性,D1、D2截止,3.3.3 CMOS 反相器的靜態(tài)輸入和輸出特性,二、輸出特性,輸出特性為從反相器輸出端看輸出電壓喝輸出電流的關(guān)系，包括輸出為低電平輸出特性和輸出為高電平輸出特性,1.低電平輸出特性,在輸入為高電平，即 vIVIHVDD時(shí)，此時(shí)T1截止， T2導(dǎo)通，如圖3.3.17所示，電流從負(fù)載注入T2，輸出電壓VOL隨電流增加而提高。,圖3.3.17 輸出為低電平時(shí)的電路,其特性曲線如圖3.3.18所示,3.3.3 CMOS 反相器的靜態(tài)輸入和輸出特性,實(shí)際上是T2管漏極電流iD和漏源電壓vDS之間的關(guān)系,

23、圖3.3.18 輸出為低電平時(shí)的輸出特性,3.3.3 CMOS 反相器的靜態(tài)輸入和輸出特性,2.高電平輸出特性,在輸入為低電平，即 vIVIL0時(shí)，此時(shí)T1導(dǎo)通， T2截止，如圖3.3.18所示，電流從T1管流出到負(fù)載，輸出電壓VOHVDDIOHRON1隨電流增加而下降。,圖3.3.18 輸出為高電平時(shí)的電路,電流的實(shí)際方向與所設(shè)方向相反,其特性曲線如圖3.3.19所示,3.3.3 CMOS 反相器的靜態(tài)輸入和輸出特性,圖3.3.19 輸出為高電平時(shí)的輸出特性,高電平輸出特性也和管子的輸出特性有關(guān)，而且vGS越負(fù)，電壓下降的越多,3.3.4 CMOS反相器的動(dòng)態(tài)特性,一、傳輸延遲時(shí)間tPHL和

24、tPLH,前面的輸入輸出特性為靜態(tài)特性，沒(méi)有考慮電路轉(zhuǎn)換狀態(tài)時(shí)的延遲，動(dòng)態(tài)特性要考慮傳輸延遲時(shí)間。,由于MOS管的寄生電容和負(fù)載電容的存在，使得輸出電壓的變化滯后輸入電壓的變化，將輸出電壓變化遲后輸入電壓變化的時(shí)間成為傳輸延遲時(shí)間。,tPHL輸出由高電平跳變?yōu)榈碗娖綍r(shí)的傳輸延遲時(shí)間,tPLH輸出由低電平跳變?yōu)楦唠娖綍r(shí)的傳輸延遲時(shí)間,tpd平均傳輸延遲時(shí)間，tpd（ tPHL tPLH）/ 2,CMOS電路tPHL tPLH,圖3.3.20為CMOS非門(mén)的輸出輸入波形。,3.3.4 CMOS反相器的動(dòng)態(tài)特性,圖3.3.20 CMOS反相器的輸入輸出波形,tPHL輸入電壓前沿上升到幅值的50與輸出

25、后沿下降到幅值的50之間的差值,tPLH輸入電壓后沿下降到幅值的50與輸出前沿上升到幅值的50之間的差值,二、交流噪聲容限,3.3.4 CMOS反相器的動(dòng)態(tài)特性,圖3.3.20 交流噪聲容限在不同VDD時(shí)交流噪聲容限與噪聲電壓作用時(shí)間的關(guān)系,它反映CMOS反相器的動(dòng)態(tài)抗干擾能力。其中tw 是脈沖寬度。,交流噪聲容限是在窄脈沖作用下，輸入電壓允許變化的范圍，圖3.3.20是輸入為不同寬度窄脈沖時(shí)CMOS反相器的交流噪聲容限曲線。即,VNA=f（tw）,由于電路中存在著開(kāi)關(guān)時(shí)間和分布電容的充放電過(guò)程，因而門(mén)電路輸出狀態(tài)的改變，直接與輸入脈沖信號(hào)的幅度和寬度有關(guān)，當(dāng)輸入脈沖信號(hào)的寬度接近于門(mén)電路傳輸

26、延遲時(shí)間的情況下，則需要較大的輸入脈沖幅度才能使電路的輸出發(fā)生變化。也就是說(shuō)門(mén)電路對(duì)窄脈沖的噪聲容限要高于直流噪聲容限。,三、動(dòng)態(tài)功耗,3.3.4 CMOS反相器的動(dòng)態(tài)特性,當(dāng)CMOS反相器從一種穩(wěn)定工作狀態(tài)突然轉(zhuǎn)變到另一種穩(wěn)定狀態(tài)過(guò)程中，將產(chǎn)生附加的功耗，稱(chēng)為動(dòng)態(tài)功耗。它包括對(duì)負(fù)載電容充放電的功耗PC和在 兩個(gè)管子同時(shí)導(dǎo)通時(shí)的功耗PT。,其中：CL負(fù)載電容 f輸入信號(hào)的頻率 VDD漏極電源電壓,電容充放電的功耗為,兩個(gè)管子同時(shí)導(dǎo)通時(shí)的功耗PT為,3.3.4 CMOS反相器的動(dòng)態(tài)特性,其中：CPD功耗電容，廠家給出,總的動(dòng)態(tài)功耗為,3.3.4 CMOS反相器的動(dòng)態(tài)特性,CMOS反相器的總功耗靜

27、態(tài)功耗和動(dòng)態(tài)功耗之和，即,其中：PS靜態(tài)功耗，由于穩(wěn)定時(shí)無(wú)論輸入是高電平還是低電平，總有一個(gè)管子是截止的，故靜態(tài)功耗很小，故在計(jì)算總功耗時(shí)，一般只計(jì)算動(dòng)態(tài)功耗。,3.3.5 其他類(lèi)型的CMOS邏輯門(mén),1.CMOS與非門(mén),如圖3.3.21所示，T1、 T3為兩個(gè)串聯(lián)的PMOS， T2、 T4為兩個(gè)并聯(lián)的NMOS,*A、B有一個(gè)為“0”時(shí)，T2、 T4至少有一個(gè)截止， T1、 T3至少有一個(gè)導(dǎo)通，故輸出為高電平，Y1,圖3.3.21 CMOS與非門(mén),一、其他邏輯功能的CMOS門(mén)電路,故：,*A、B同時(shí)為“1”時(shí)，T2、 T4同時(shí)導(dǎo)通， T1、 T3同時(shí)截止，故輸出為高電平，Y1,圖3.3.21 C

28、MOS與非門(mén),3.3.5 其他類(lèi)型的CMOS邏輯門(mén),如圖2.6.3所示，T1、 T3為兩個(gè)并聯(lián)的PMOS， T2、 T4為兩個(gè)串聯(lián)的NMOS,2. 或非門(mén)：,A、B有一個(gè)為“1”時(shí)，T2、 T4至少有一個(gè)導(dǎo)通， T1、 T3至少有一個(gè)截止，故輸出為低電平，Y0,A、B同時(shí)為“0”時(shí)，T2、 T4同時(shí)截止， T1、 T3同時(shí)導(dǎo)通故輸出為高電平，Y1,故：,3.3.5其他類(lèi)型的CMOS邏輯門(mén),圖3.3.22 CMOS或非門(mén),3.帶緩沖級(jí)的CMOS門(mén)電路,3.3.5其他類(lèi)型的CMOS邏輯門(mén),上面電路存在的問(wèn)題：（以與非門(mén)為例）,輸出電阻RO受輸入狀態(tài)的影響；,輸出的高低電平受輸入端數(shù)目的影響,3.3

29、.5其他類(lèi)型的CMOS邏輯門(mén),輸入端數(shù)目愈多，輸出為低電平時(shí)串聯(lián)的導(dǎo)通電阻越多，低電平VOL越高；輸出為高電平時(shí)，并聯(lián)電阻也多，輸出高電平VOH也提高, 輸入狀態(tài)不同對(duì)電壓傳輸特性有影響，使T2、T4達(dá)到開(kāi)啟電壓時(shí)，輸入電壓vI不同,改進(jìn)電路均采用帶緩沖級(jí)的結(jié)構(gòu)，如圖3.3.23為帶緩沖級(jí)的CMOS與非門(mén)電路,3.3.5 其他類(lèi)型的CMOS邏輯門(mén),圖3.3.23 帶緩沖級(jí)的與非門(mén),輸出為,3.3.5 其他類(lèi)型的CMOS邏輯門(mén),圖3.3.23 帶緩沖級(jí)的與非門(mén),帶緩沖級(jí)的CMOS門(mén)電路其輸出電阻、輸出高低電平均不受輸入端狀態(tài)的影響，電壓傳輸特性更陡。,二、漏極開(kāi)路輸出的門(mén)電路（OD門(mén)）,3.3.

30、5 其他類(lèi)型的CMOS邏輯門(mén),為了滿(mǎn)足輸出電平的變換，輸出大負(fù)載電流，以及實(shí)現(xiàn)“線與”功能，將CMOS門(mén)電路的輸出級(jí)做成漏極開(kāi)路的形式，稱(chēng)為漏極開(kāi)路輸出的門(mén)電路，簡(jiǎn)稱(chēng)OD（OpenDrain Output）門(mén),圖3.3.24為OD輸出與非門(mén)74HC03電路結(jié)構(gòu)圖，其與非門(mén)和非門(mén)都是CMOS邏輯門(mén)，輸出管為漏極開(kāi)路的NMOS門(mén),1.結(jié)構(gòu)和符號(hào),圖3.3.25所示為OD門(mén)的邏輯符號(hào),3.3.5 其他類(lèi)型的CMOS邏輯門(mén),圖3.3.2 OD門(mén)的邏輯符號(hào),2.工作原理,在使用OD門(mén)時(shí)，一定要將輸出端通過(guò)電阻（叫做上拉電阻）接到電源上，如圖3.3.26所示,OD門(mén),當(dāng)A、B有一個(gè)為低電平，則TN 截止，

31、輸出voVDD2，為高電平；當(dāng)A、B同時(shí)為高電平，則TN 導(dǎo)通，輸出vo0，為低電平。故輸出輸入的邏輯關(guān)系為,3.3.5 其他類(lèi)型的CMOS邏輯門(mén),由此可見(jiàn)，輸出高電平可以改變，故可作電平轉(zhuǎn)換,3.“線與”的實(shí)現(xiàn),普通的CMOS邏輯門(mén)輸出端不能并聯(lián)使用，但OD門(mén)可以將輸出端直接相接，即實(shí)現(xiàn)線與邏輯，其電路如圖3.3.27所示,圖3.3.27 線與邏輯電路的接法,3.3.5 其他類(lèi)型的CMOS邏輯門(mén),其工作原理為：,3.3.5 其他類(lèi)型的CMOS邏輯門(mén),圖3.3.27 線與邏輯電路的接法,當(dāng)Y1、 Y2有一個(gè)為低電平時(shí)，則為低電平；只有Y1、 Y2同時(shí)為高電平，兩個(gè)輸出管同時(shí)截止，輸出為高電平，

32、Y和Y1、 Y2為與的關(guān)系,輸出端邏輯式為,3.3.5 其他類(lèi)型的CMOS邏輯門(mén),故OD門(mén)的線與實(shí)現(xiàn)了與或非的邏輯功能。,4.上拉電阻RL的計(jì)算,在使用OD門(mén)做線與時(shí)，一定外接上拉電阻RL。但RL的大小會(huì)影響驅(qū)動(dòng)門(mén)輸出電平的大小。 RL上的壓降不能太大，否則高電平會(huì)低于標(biāo)準(zhǔn)值；RL上的壓降不能太大，否則高電平會(huì)低于標(biāo)準(zhǔn)值；RL上的壓降不能太小，否則低電平會(huì)高于標(biāo)準(zhǔn)值。故R L的 取值要合適。,4.上拉電阻RL的計(jì)算,設(shè)有n 個(gè)OD門(mén)的輸出端并聯(lián)使用，負(fù)載為CMOS與非門(mén)的輸入端，電路如圖3.3.28所示,3.3.5 其他類(lèi)型的CMOS邏輯門(mén), OD門(mén)輸出為高電平,當(dāng)所有的OD門(mén)輸出管截止輸出為

33、高電平時(shí)，其電流的方向如圖3.3.28所示,若OD門(mén)輸出管輸出管截止時(shí)的漏電流為IOH，負(fù)載門(mén)高輸入為電平時(shí)的輸入電流為IIH，n為并聯(lián)OD門(mén)（驅(qū)動(dòng)門(mén)）的個(gè)數(shù)，m為負(fù)載門(mén)輸入高電平電流的個(gè)數(shù)，則有,3.3.5 其他類(lèi)型的CMOS邏輯門(mén),OD門(mén)輸出高電平最小值, OD門(mén)輸出為低電平,當(dāng)只有一個(gè)OD門(mén)輸出管導(dǎo)通時(shí)，其電流的實(shí)際流向如圖3.3.29所示。其中IIL是每個(gè)負(fù)載門(mén)低電平輸入電流的絕對(duì)值；IOLmax是OD門(mén)最大允許的負(fù)載電流。，則,3.3.5 其他類(lèi)型的CMOS邏輯門(mén),OD門(mén)輸出低電平最大值,5.OD門(mén)的特點(diǎn)：,6.OD門(mén)的應(yīng)用,3.3.5 其他類(lèi)型的CMOS邏輯門(mén),通過(guò)改變VDD2的值

34、，來(lái)改變輸出高電平VOH的大??；,OD門(mén)的輸出管設(shè)計(jì)尺寸較大，可以承受很大的電流和電壓，故可以直接驅(qū)動(dòng)小型繼電器。,實(shí)現(xiàn)與或非邏輯,電平轉(zhuǎn)換,由于OD門(mén)的高電平可以通過(guò)外加電源改變，故它可作為電平轉(zhuǎn)換電路。一般CMOS與非門(mén)的電平0 12V，而TTL門(mén)為0 3.6V。若需要將邏輯電平為的邏輯電平，只要將負(fù)載電阻接到5V電源即可，其電路如圖3.3.30所示,3.3.5 其他類(lèi)型的CMOS邏輯門(mén),實(shí)現(xiàn)數(shù)據(jù)采集,如圖3.3.31所示,可實(shí)現(xiàn)母線（總線）的數(shù)據(jù)的接收和傳送,3.3.5 其他類(lèi)型的CMOS邏輯門(mén),可利用選通信號(hào)SA SC來(lái)實(shí)現(xiàn)對(duì)不同通道數(shù)據(jù)的采集，并輸送到母線上。接收時(shí)，利用選通信號(hào)SD

35、 SG來(lái)實(shí)現(xiàn)數(shù)據(jù)從不同通道輸出。,例3.3.1試為圖3.3.32電路中的外接電阻RL選定合適的阻值。已知G1、G2為OD與非門(mén)74HC03，輸出管截止時(shí)的漏電流為IOHmax5A，輸出管導(dǎo)通時(shí)允許的最大負(fù)載電流為IOLmax5.2mA。G3、G4和G5均為74HC00系列與非門(mén)，它們的低電平輸入電流和高電平輸入電流為1A。，要求OD門(mén)的高電平VOH4.4V，低電平VOL0.33V.,3.3.5 其他類(lèi)型的CMOS邏輯門(mén),解：驅(qū)動(dòng)管輸出為高電平時(shí),3.3.5 其他類(lèi)型的CMOS邏輯門(mén),驅(qū)動(dòng)管輸出為高電平時(shí),則可取RL10k,圖3.3.33為CMOS傳輸門(mén)的電路圖及邏輯符號(hào)。,三、 CMOS傳輸門(mén)

36、,3.3.5 其他類(lèi)型的CMOS邏輯門(mén),其中T1為NMOS管， T2為PMOS管，C和C為一對(duì)互補(bǔ)控制信號(hào),1.電路結(jié)構(gòu)及邏輯符號(hào),2.工作原理,3.3.5 其他類(lèi)型的CMOS邏輯門(mén),若CMOS傳輸門(mén)的一端接輸入電壓vI，另一端接負(fù)載電阻RL，如圖3.3.34所示。,圖3.3.34 傳輸門(mén)的工作電路,設(shè)RL RON， VIH VDD， VIL0。C的高低電平為VDD和0，則,（1）C0， C1,只要vI在0 VDD之間變化， T1和T2同時(shí)截止，輸入和輸出為高阻態(tài)，傳輸門(mén)截止，輸出vo0,3.3.5 其他類(lèi)型的CMOS邏輯門(mén),（2）C1， C0,在vI 在0 VDD時(shí)，若 0 vI VDD-V

37、GS(th)N，T1管導(dǎo)通，T2管截止，如圖3.3.35所示，輸出為vovI；若 |VGS(th)P| vI VDD，T1管截止，T2管導(dǎo)通，輸出為vovI,3.特點(diǎn),a.由于T1和T2管的結(jié)構(gòu)對(duì)稱(chēng)，即漏源可以互換，故CMOS傳輸門(mén)輸入雙向器件，其輸出端和輸入端也可以互換使用；,b. 利用CMOS傳輸門(mén)和CMOS反相器可以組成各種復(fù)雜的邏輯電路，如一些組合邏輯電路，象數(shù)據(jù)選擇器、寄存器、計(jì)數(shù)器等。,c. 利用CMOS傳輸門(mén)可以組成雙向模擬開(kāi)關(guān)，用來(lái)傳輸連續(xù)變化的模擬電壓信號(hào)，這一點(diǎn)是其它一般邏輯門(mén)無(wú)法實(shí)現(xiàn)的。,3.3.5 其他類(lèi)型的CMOS邏輯門(mén),CMOS雙向模擬開(kāi)關(guān)電路是由CMOS傳輸門(mén)和反

38、相器組成，如圖3.3.36所示。和CMOS傳輸門(mén)一樣，它也是屬于雙向器件。,其工作原理為：當(dāng)C1,開(kāi)關(guān)閉合，vo vI ；當(dāng)C0 ,開(kāi)關(guān)斷開(kāi)，輸出高阻態(tài)。,圖3.3.36 CMOS雙向模擬開(kāi)關(guān)的電路及符號(hào),3.3.5 其他類(lèi)型的CMOS邏輯門(mén),當(dāng)C1時(shí)，開(kāi)關(guān)接通，輸出電壓為,當(dāng)C0時(shí)，開(kāi)關(guān)截止，則,在圖3.3.37所示電路中，CMOS雙向模擬開(kāi)關(guān)接在輸出端的電阻為RL，雙向模擬開(kāi)關(guān)的導(dǎo)通電阻為RTG,3.3.5 其他類(lèi)型的CMOS邏輯門(mén),其中KTG為輸出電壓和輸入電壓的比值，稱(chēng)為電壓傳輸系數(shù)，即,3.3.5 其他類(lèi)型的CMOS邏輯門(mén),注：,a. 為了得到盡量大且穩(wěn)定的電壓傳輸系數(shù)，應(yīng)使RLRT

39、G.,b. 由于MOS管的導(dǎo)通內(nèi)阻是柵源電壓vGS的函數(shù)，而vGS 又和輸入電壓有關(guān)，故RTG和輸入電壓有關(guān)。為了減小RTG的變化，通常在電路上做了改進(jìn)，盡量降低RTG。,四、三態(tài)輸出的CMOS門(mén)電路,3.3.5 其他類(lèi)型的CMOS邏輯門(mén),其電路如圖3.3.38所示，這是三態(tài)反相器，也稱(chēng)為輸出緩沖器，輸出的狀態(tài)不僅有高電平、低電平，還有第三態(tài)高阻態(tài),圖3.3.38 CMOS三態(tài)門(mén)的電路及符號(hào),其工作原理為,3.3.5 其他類(lèi)型的CMOS邏輯門(mén),其中EN 為使能端，且低電平有效，即EN 0，YA ,低電平有效,CMOS三態(tài)門(mén)形式有多種，它也可以在CMOS反相器基礎(chǔ)上加控制電路構(gòu)成，,當(dāng)EN0時(shí)，

40、T1、T4導(dǎo)通，輸出為Y A,圖3.3.39為另一種CMOS三態(tài)非門(mén)，使能端（控制端）也是低電平有效,3.3.5 其他類(lèi)型的CMOS邏輯門(mén),當(dāng)EN1時(shí)，T1、T4截止，輸出為Y Z（高阻態(tài)）,圖3.3.40所示電路也是一種CMOS三態(tài)非門(mén),3.3.5 其他類(lèi)型的CMOS邏輯門(mén),當(dāng)EN1時(shí)，T2導(dǎo)通，Y A；當(dāng)EN0時(shí)， T2、T1截止，輸出為Y Z（高阻態(tài)）。這種三態(tài)門(mén)使能端是高電平有效。,例3.3.2 CMOS門(mén)電路如圖3.3.41所示，試分析電路的邏輯功能,解：當(dāng)C0時(shí)， C 1，傳輸門(mén)為高阻態(tài)，故輸出YZ,故這是由CMOS或非門(mén)和CMOS傳輸門(mén)構(gòu)成的三態(tài)或非門(mén),傳輸門(mén),3.3.5 其他類(lèi)

41、型的CMOS邏輯門(mén),當(dāng)C1時(shí)，C 0，傳輸門(mén)為開(kāi)啟，輸出Y（AB）,解：（a） YA,例3.3.3 由CMOS傳輸門(mén)構(gòu)成的電路如圖3.3.42（a）、（b）、（c）所示，試寫(xiě)出各電路的輸出函數(shù)的表達(dá)式。,3.3.5 其他類(lèi)型的CMOS邏輯門(mén),(b)輸出、輸入真值表為,輸出邏輯式為,3.3.5 其他類(lèi)型的CMOS邏輯門(mén),其輸出邏輯式為,注：為了避免傳輸門(mén)關(guān)閉時(shí)出現(xiàn)高阻態(tài)，可以在輸出端通過(guò)大電阻接地；也可以輸出端通過(guò)電阻接電源。這樣輸出端均會(huì)有確定的值。,(C)其輸出輸入真值表為,3.3.5 其他類(lèi)型的CMOS邏輯門(mén),例3.3.4 電路如圖3.3.43所示。試分析其邏輯功能,解：當(dāng)EN1時(shí)，傳輸門(mén)

42、截止，輸出為YZ（高阻態(tài)）當(dāng)EN0時(shí)，傳輸門(mén)開(kāi)啟，CMOS反相器的輸出通過(guò)傳輸門(mén)到達(dá)輸出，使得YA，故為三態(tài)輸出的反相器。,3.3.5 其他類(lèi)型的CMOS邏輯門(mén),a. 總線結(jié)構(gòu),這樣只要分時(shí)控制各三態(tài)門(mén)的E（E）端，就能把各個(gè)門(mén)的數(shù)據(jù)輸入信號(hào)按要求依次送到總線，進(jìn)行數(shù)據(jù)傳輸。但注意使能端不能同時(shí)為“1”,三態(tài)門(mén)的應(yīng)用,它可以實(shí)現(xiàn)線與的功能，即輸出端可以并聯(lián)。如圖3.3.44所示,3.3.5 其他類(lèi)型的CMOS邏輯門(mén),電路如圖2.3.45所示，則,b. 數(shù)據(jù)的雙向傳輸,3.3.5 其他類(lèi)型的CMOS邏輯門(mén),當(dāng)EN1時(shí)，三態(tài)門(mén)G1輸出為Do， G2輸出為高阻態(tài)；當(dāng)EN0時(shí)，三態(tài)門(mén)G1輸出為高阻態(tài)，

43、 G2輸出為D1 Do,3.3.6 CMOS電路的正確使用（自學(xué)）,3.4 *其他類(lèi)型的MOS集成電路（自學(xué)）,一、 雙極型三極管的結(jié)構(gòu)（自學(xué)）,三極管開(kāi)關(guān)電路如圖3.5.1所示,3.5.1 雙極型三極管的開(kāi)關(guān)特性,3.5 TTL門(mén)電路,二、 雙極型三極管的輸入特性和輸出特性（自學(xué)）,三、 雙極型三極管的基本開(kāi)關(guān)電路,圖3.5.1 晶體三極管開(kāi)關(guān)電路,三極管替代開(kāi)關(guān),穩(wěn)態(tài)時(shí)若合理選擇電路的參數(shù)，即,當(dāng)vI=VIH，為高電平時(shí)，使得iBIBS=VCC /RC，三極管處于飽和導(dǎo)通狀態(tài)，輸出vo VOL Vces0,為低電平；,3.5.1 雙極型三極管的開(kāi)關(guān)特性,當(dāng)vI=VILVON(死區(qū)電壓），為

44、低電平時(shí)，使得三極管處于截止?fàn)顟B(tài)，輸出vo VOHVCC,為高電平,其中：,硅管為0.3V,鍺管為0.1V,很小，為幾十歐姆,例3.5.1 電路如圖3.5.2所示，已知 VIH=5V，VIL=0V，=20，VCE(sat) = 0.1V，試計(jì)算參數(shù)設(shè)計(jì)是否合理,3.5.1 雙極型三極管的開(kāi)關(guān)特性,解：基極對(duì)地電路如圖3.5.3所示,圖3.5.3,利用戴維南定理等效成電壓源的形式如圖3.5.4所示,圖3.5.3,3.5.1 雙極型三極管的開(kāi)關(guān)特性,圖3.5.4,其中：,等效電路如圖3.5.5所示，則當(dāng)VIH=5V時(shí)：,3.5.1 雙極型三極管的開(kāi)關(guān)特性,故三極管T導(dǎo)通，其基極電流為,管子的臨界飽

45、和時(shí)的基極電流為,由于,3.5.1 雙極型三極管的開(kāi)關(guān)特性,故管子處于飽和狀態(tài)，其輸出為,當(dāng)VIH=0V時(shí)，其,三極管T處于截止?fàn)顟B(tài)，則,因此參數(shù)設(shè)計(jì)合理,三極管開(kāi)關(guān)狀態(tài)下的等效電路如圖3.5.6所示,3.5.1 雙極型三極管的開(kāi)關(guān)特性,四、雙極型三極管的開(kāi)關(guān)等效電路,當(dāng)三極管截止時(shí)，發(fā)射結(jié)反偏，iC0 ，相當(dāng)開(kāi)關(guān)斷開(kāi)；當(dāng)三極管飽和時(shí)，發(fā)射結(jié)正偏，vCEVCE（sat）0 ，相當(dāng)開(kāi)關(guān)閉合。,阻值很小，忽略,五、雙極型三極管的動(dòng)態(tài)開(kāi)關(guān)特性,在動(dòng)態(tài)情況下，三極管在截止和飽和導(dǎo)通兩種狀態(tài)迅速轉(zhuǎn)換時(shí)，三極管內(nèi)部電荷的建立與消失都需要一定的時(shí)間，故集電極電流的變化要滯后于輸入電壓的變化。,3.5.1 雙

46、極型三極管的開(kāi)關(guān)特性,即在開(kāi)關(guān)電路中，輸出電壓的變化滯后于輸入電壓的變化，如圖3.5.7所示。,圖3.5.7,六 、三極管反相器,3.5.1 雙極型三極管的開(kāi)關(guān)特性,三極管反相器就是三極管的開(kāi)關(guān)電路，如圖3.5.8所示,圖3.5.8 三極管反相器,只要參數(shù)選擇合理，即當(dāng)vI=VIL時(shí)，T截止，輸出vO=VOH為高電平；當(dāng)vI=VIH時(shí)，T飽和導(dǎo)通，輸出vO=VOL為低電平，則YA,3.5.2 TTL反相器的電路結(jié)構(gòu)和工作原理,TTLTransistor-Transistor Logic(三極管三極管邏輯），TTL邏輯門(mén)就是由雙極型晶體三極管構(gòu)成的邏輯門(mén)電路。,TTL邏輯器件分成54系列和74系

47、列兩大類(lèi)，其電路結(jié)構(gòu)、邏輯功能和電氣參數(shù)完全相同。不同的是54系列工作環(huán)境溫度、電源工作范圍比74系列的寬。74系列工作環(huán)境溫度為00C 700C,電源電壓工作范圍為5V5%；而54系列工作環(huán)境溫度為550C +1250C,電源電壓工作范圍為5V10%.,54系列和74系列按工作速度和功耗可分成下面4個(gè)系列：,(a)標(biāo)準(zhǔn)通用系列：,國(guó)產(chǎn)型號(hào)為CT54/74系列，與國(guó)際上SN54/74系列相當(dāng)，部標(biāo)型號(hào)為T(mén)1000系列,國(guó)產(chǎn)型號(hào)為CT54H/74H系列，與國(guó)際上SN54H/74H系列相當(dāng)，部標(biāo)型號(hào)為T(mén)2000系列,(c)肖特基系列：,國(guó)產(chǎn)型號(hào)為CT54S/74S系列，與國(guó)際上SN54S/74S系

48、列相當(dāng)，部標(biāo)型號(hào)為T(mén)3000系列,(d) 低功耗肖特基系列：,國(guó)產(chǎn)型號(hào)為CT54LS/74LS系列，與國(guó)際上SN54LS/74LS系列相當(dāng)，部標(biāo)型號(hào)為T(mén)4000系列,(b)高速系列：,3.5.2 TTL反相器的電路結(jié)構(gòu)和工作原理,不同系列的同一種邏輯門(mén)，結(jié)構(gòu)上略有差異，目的是為了提高邏輯門(mén)的工作速度，降低功耗，如為了改進(jìn)74系列的工作速度，則采用達(dá)林頓管（74H系列）、肖特基管（74S系列）；為了降低功耗，采用小電阻。但這些差異不影響電路功能的分析。,一、電路結(jié)構(gòu),3.5.2 TTL反相器的電路結(jié)構(gòu)和工作原理,其電路如圖3.5.9所示，它是由T1、 R1和D1組成輸入級(jí)、由 T2、R2和R3組

49、成倒相級(jí)、由T4、T5、R4、D2組成推拉式輸出級(jí)構(gòu)成的。,圖3.5.9 TTL反相器的電路,設(shè)：VCC5V， VIH3.4V VIH3.4V， PN結(jié)的導(dǎo)通壓降為 VON0.7V,當(dāng)vIVIL0.2V時(shí),3.5.2 TTL反相器的電路結(jié)構(gòu)和工作原理,T1導(dǎo)通,T2截止,D2導(dǎo)通,voVOH VCC IC2R22VON 3.4V,輸出為高電平,當(dāng)vIVIH3.4V時(shí),3.5.2 TTL反相器的電路結(jié)構(gòu)和工作原理,T1截止,T2導(dǎo)通,D2截止,voVOLVCE（sat） 0.2V,輸出為低電平,則輸出和輸入的邏輯關(guān)系為,特點(diǎn)：,3.5.2 TTL反相器的電路結(jié)構(gòu)和工作原理,T1處于“倒置”狀態(tài)，

50、其電流放大系數(shù)遠(yuǎn)遠(yuǎn)小于1,.推拉式輸出結(jié)構(gòu),由T4和T5構(gòu)成TTL反相器推拉式輸出，在輸出為高電平時(shí)， T4導(dǎo)通，T5截止；在輸出為低電平時(shí)， T4截止，T5導(dǎo)通。,由于T4和T5總有一個(gè)導(dǎo)通，一個(gè)截止，這樣就降低輸出級(jí)的功耗，提高帶負(fù)載能力。,當(dāng)輸出為高電平時(shí)，其輸出阻抗低，具有很強(qiáng)的帶負(fù)載能力，可提供5mA的輸出電流,3.5.2 TTL反相器的電路結(jié)構(gòu)和工作原理,當(dāng)輸出為低電平時(shí)。其輸出阻抗小于100,可灌入電流14mA，也有較強(qiáng)的驅(qū)動(dòng)能力。,二極管D1是輸入級(jí)的鉗位二極管，作用：a.抑制負(fù)脈沖干擾；b.保護(hù)T1發(fā)射極，防止輸入為負(fù)電壓時(shí)，電流過(guò)大，它可允許最大電流為20mA。,二、電壓傳

51、輸特性,3.5.2 TTL反相器的電路結(jié)構(gòu)和工作原理,TTL反相器輸出電壓隨輸入電壓變化的曲線，稱(chēng)為電壓傳輸特性，如圖3.5.10所示,圖3.5.10 TTL反相器的電 壓傳輸特性,a. AB段：,圖3.5.10 TTL反相器的電 壓傳輸特性,3.5.2 TTL反相器的電路結(jié)構(gòu)和工作原理,b. BC段：,圖3.5.10 TTL反相器的電 壓傳輸特性,3.5.2 TTL反相器的電路結(jié)構(gòu)和工作原理,c. CD段：,圖3.5.10 TTL反相器的電 壓傳輸特性,3.5.2 TTL反相器的電路結(jié)構(gòu)和工作原理,d. DE段：,圖3.5.10 TTL反相器的電 壓傳輸特性,3.5.2 TTL反相器的電路結(jié)

52、構(gòu)和工作原理,三、輸入噪聲容限,3.5.2 TTL反相器的電路結(jié)構(gòu)和工作原理,從電壓傳輸特性看，當(dāng)輸入電壓vI偏離正常低電平（0.2V）升高，在一定范圍內(nèi)，輸出高電平并不立刻改變。同樣當(dāng)輸入電壓偏離正常高電平（3.4V）降低，在一定范圍內(nèi)，輸出低電平并不立刻改變,圖3.5.10 TTL反相器的電 壓傳輸特性,在保證輸出高、低電平基本不變（或者說(shuō)變化大小不超出允許范圍）的條件下，輸入電平的允許波動(dòng)的范圍稱(chēng)為輸入端抗干擾容限（噪聲容限）。分為輸入為高電平噪聲容限VNH和輸入為低電平噪聲容限VNL。,計(jì)算方法與CMOS電路一樣，如圖3.5.11所示，其輸入高電平噪聲容限VNH和輸入低電平噪聲容限VN

53、L的計(jì)算方法為,3.5.2 TTL反相器的電路結(jié)構(gòu)和工作原理,圖3.5.11 TTL反相器噪聲容限的計(jì)算,3.5.3 TTL反相器的靜態(tài)輸入特性和輸出特性,對(duì)于TTL反相器，輸入電流隨輸入電壓的變化關(guān)系，稱(chēng)為輸入特性，其輸入端的等效電路如圖3.5.12所示。,一、輸入特性,a.當(dāng)輸入為低電平時(shí)，即vI0.2V，若VCC5V，則TTL反相器的輸入電流為,3.5.3 TTL反相器的靜態(tài)輸入特性和輸出特性,當(dāng)vI0時(shí),此電流IIS稱(chēng)為輸入短路電流，在TTL門(mén)電路手冊(cè)中給出，由于和輸入電流值相近，故分析和計(jì)算時(shí)代替IIL。,b.當(dāng)輸入為高電平時(shí)，即vI3.4V，T1發(fā)射結(jié)截止，處于倒置狀態(tài)，只有很小的

54、反向飽和電流IIH，對(duì)于74系列的TTL門(mén)電路， IIH在40A以下,TTL反相器的靜態(tài)輸入特性如圖3.5.13所示,3.5.3 TTL反相器的靜態(tài)輸入特性和輸出特性,D1導(dǎo)通,輸入低電平,輸入高電平,二、輸出特性,3.5.3 TTL反相器的靜態(tài)輸入特性和輸出特性,對(duì)于TTL反相器，輸出電壓與輸出電流的關(guān)系，稱(chēng)為輸入特性，其輸入端的等效電路如圖3.5.12所示。分為高電平輸出特性和低電平輸出特性。,1.高電平輸出特性,當(dāng)輸出為vOVOH時(shí)，T4、D2導(dǎo)通， T5截止，等效電路如圖3.5.14所示,圖3.5.14 輸出高電平等效電路,其高電平輸出特性曲線如圖3.5.15所示,3.5.3 TTL反

55、相器的靜態(tài)輸入特性和輸出特性,圖3.5.15輸出高電平特性曲線,在 iL 5mA時(shí)，T4進(jìn)入飽和狀態(tài)，輸出電壓vo隨負(fù)載電流變化幾乎線性下降。由于功耗限制，手冊(cè)上的高電平輸出電流要遠(yuǎn)小于5mA，74系列最大為 IOH（max）0.4mA,2.低電平輸出特性,3.5.3 TTL反相器的靜態(tài)輸入特性和輸出特性,當(dāng)輸出為vOVOL時(shí)，T4、D2截止， T5導(dǎo)通，等效電路如圖3.5.16所示,圖3.5.16輸出高電平等效電路,其低電平輸出特性曲線如圖3.5.17所示,3.5.3 TTL反相器的靜態(tài)輸入特性和輸出特性,圖3.5.16輸出高電平等效電路,圖3.5.17 輸出低電平特性曲線,3.扇出系數(shù)（F

56、an-out）的計(jì)算,3.5.3 TTL反相器的靜態(tài)輸入特性和輸出特性,扇出系數(shù)就是一個(gè)門(mén)電路驅(qū)動(dòng)同類(lèi)型門(mén)電路的個(gè)數(shù)。也就是表示門(mén)電路的帶負(fù)載能力。,對(duì)于圖3.5.18 所示電路，G1門(mén)為驅(qū)動(dòng)門(mén)， G2、 G3為負(fù)載門(mén)，N為扇出系數(shù)。當(dāng)輸出為低電平時(shí)，設(shè)可帶N1個(gè)非門(mén)，則有,實(shí)際方向,當(dāng)輸出為低電平時(shí)，設(shè)可帶N2個(gè)非門(mén)，則有,3.5.3 TTL反相器的靜態(tài)輸入特性和輸出特性,則取Nmin N1， N2,由于門(mén)電路無(wú)論是輸出高電平還是低電平時(shí)，均有一定的輸出電阻，故輸出電壓都要隨負(fù)載電流的改變而發(fā)生變化。這種變化越小，說(shuō)明門(mén)電路帶負(fù)載的能力越強(qiáng)。有時(shí)用輸出電平的變化不超過(guò)某一規(guī)定值時(shí)允許的最大負(fù)

57、載電流來(lái)表示門(mén)電路的帶負(fù)載能力。,例3.5.2 如圖3.5.18所示電路中，已知74系列的反相器輸出高低電平為VOH3.2V, VOL0.2V，輸出低電平電流為IOL（max）16mA，輸出高電平電流為IOH（max）4mA，輸入低電平電流IIL1mA，輸入高電平電流IIH40A，試計(jì)算門(mén)G1可帶同類(lèi)門(mén)的個(gè)數(shù),3.5.3 TTL反相器的靜態(tài)輸入特性和輸出特性,圖3.5.18 扇出系數(shù)的計(jì)算,解：當(dāng)G1輸出為低電平時(shí)，有,當(dāng)G1輸出為高電平時(shí)，有,3.5.3 TTL反相器的靜態(tài)輸入特性和輸出特性,圖3.5.18 扇出系數(shù)的計(jì)算,故取N10，即門(mén)G1可帶同類(lèi)門(mén)的個(gè)數(shù)為10個(gè),四、 輸入端的負(fù)載特性

58、,在實(shí)際使用時(shí)，有時(shí)需要在輸入端和地之間或輸入端和信號(hào)源低電平之間接入電阻RP。如圖3.5.21所示,由圖可知，RP上的壓降即為反相器的輸入電壓vI，即,在RPR1（較小）的條件下，vI隨RP幾乎線性上升。但當(dāng)vI上升到1.4V以后，T2和T5的發(fā)射結(jié)同時(shí)導(dǎo)通，將vB1鉗位在2.1V左右，此時(shí)vI不再隨RP的增加而上升。,3.5.3 TTL反相器的靜態(tài)輸入特性和輸出特性,TTL反相器輸入端負(fù)載特性曲線如圖2.3.22所示。,故一般對(duì)于TTL門(mén)電路，若輸入端通過(guò)電阻接地，一般當(dāng)RP0.7K時(shí)，構(gòu)成低電平輸入方式；當(dāng)RP1.5K時(shí)，構(gòu)成高電平輸入方式。,3.5.3 TTL反相器的靜態(tài)輸入特性和輸出

59、特性,例3.5.3 電路如圖3.4.22所示，試寫(xiě)出各個(gè)電路輸出端的表達(dá)式。,解：,3.5.3 TTL反相器的靜態(tài)輸入特性和輸出特性,解： vo1= VOH時(shí)，若使vI2 VIH（min） ，則,3.5.3 TTL反相器的靜態(tài)輸入特性和輸出特性,例3.5.4 在圖3.5.23所示電路中，為保證門(mén)G1輸出的高低電平能正確地傳送倒門(mén)G2地輸入端，要求當(dāng)vo1= VOH時(shí)， vI2 VIH（min）；當(dāng)vo1= VOL時(shí)， vI2 VIL（max）。試計(jì)算RP最大允許值。已知G1、 G2均為74系的TTL反相器，VCC5V， VOH3.4V, VOL0.2V, VIH（min）2.0V，VIL（max）0.8V， IIH40A， IIL40A,當(dāng)vo1= VOL時(shí)， G2門(mén)的輸入管T1導(dǎo)通，如圖3.5.24所示，若使 vI2 VIL（max），則,3.5.3 TTL反相器的靜態(tài)輸入特性和輸出特性,故取RP0.69k,練習(xí)：電路如圖3.5.25所示，試寫(xiě)出各輸出端的邏輯式,3.5.3 TTL反相器的靜態(tài)輸入特性和輸出特性,3.5.4 TTL反相器的動(dòng)態(tài)特性（自學(xué)）,一、傳輸延遲時(shí)間,信號(hào)通過(guò)一級(jí)