1、第六章 總線系統(tǒng),6.1 總線的概念和結(jié)構(gòu)形態(tài) 6.2 總線接口6.3 總線的仲裁、定時和數(shù)據(jù)傳送模式 6.4 PCI總線 6.5 ISA總線和Futurebus總線,6.1 總線的概念和結(jié)構(gòu)形態(tài)6.1.1 總線的基本概念,總線是構(gòu)成計算機(jī)系統(tǒng)的互連機(jī)構(gòu)，是多個系統(tǒng)功能部件之間進(jìn)行數(shù)據(jù)傳送的公共通路。,一個單處理器系統(tǒng)中的總線大致分為三類： (1) 內(nèi)部總線：CPU內(nèi)部連接各寄存器及運算部 件之間的總線。 (2) 系統(tǒng)總線：CPU同計算機(jī)系統(tǒng)的其他高速功 能部件，如存儲器、通道等互相 連接的總線。 (3) I/O總線：中、低速I/O設(shè)備之間互相連接的 總線。,1. 總線的特性 物理特性：指總線

2、的物理連接方式，包括總線的根數(shù)，總線的插頭、插座的形狀，引腳線的排列方式等。 功能特性：描述總線中每一根線的功能。 電氣特性：定義每一根線上信號的傳遞方向及有效電平范圍。送入CPU的信號叫輸入信號(IN)，從CPU發(fā)出的信號叫輸出信號(OUT)。 時間特性：定義了每根線在什么時間有效。規(guī)定了總線上各信號有效的時序關(guān)系，CPU才能正確無誤地使用。,2. 總線的標(biāo)準(zhǔn)化 相同的指令系統(tǒng)，相同的功能，不同廠家生產(chǎn)的各功能部件在實現(xiàn)方法上幾乎沒有相同的，但各廠家生產(chǎn)的相同功能部件卻可以互換使用，其原因在于它們都遵守了相同的系統(tǒng)總線的要求，這就是系統(tǒng)總線的標(biāo)準(zhǔn)化問題。 總線帶寬：總線本身所能達(dá)到的最高傳輸

3、速率，它是衡量總線性能的重要指標(biāo)，單位兆字節(jié)每秒(MB/s)。,【例1】 (1) 某總線在一個總線周期中并行傳送4個字節(jié)的數(shù)據(jù)，假設(shè)一個總線周期等于一個總線時鐘周期，總線時鐘頻率為33MHz，則總線帶寬是多少? (2) 如果一個總線周期中并行傳送64位數(shù)據(jù)，總線時鐘頻率升為66MHz，則總線帶寬是多少? 解(1) 設(shè)總線帶寬用Dr表示，總線時鐘周期用T=1/f表示，一個總線周期傳送的數(shù)據(jù)量用D表示，根據(jù)定義可得 Dr = D/T = D1/T = Df = 4B331000000/s=132MB/s (2) 64位=8B， Dr= Df = 8B661000000/s=528MB/s,6.1.

4、2 總線的連接方式,大多數(shù)總線都是以相同方式構(gòu)成的，其不同之處僅在于總線中數(shù)據(jù)線和地址線的數(shù)目，以及控制線的多少及其功能。然而，總線的排列布置與其它各類部件的連接方式對計算機(jī)系統(tǒng)的性能來說，將起著十分重要的作用。根據(jù)連接方式不同，單機(jī)系統(tǒng)中采用的總線結(jié)構(gòu)有三種基本類型： 1. 單總線結(jié)構(gòu) 2. 雙總線結(jié)構(gòu) 3. 三總線結(jié)構(gòu),1. 單總線結(jié)構(gòu),在許多單處理器的計算機(jī)中，使用一條單一的系統(tǒng)總線來連接CPU、主存和I/O設(shè)備，叫做單總線結(jié)構(gòu)。如下圖所示。 在單總線結(jié)構(gòu)中，要求連接到總線上的邏輯部件必須高速運行，以便在某些設(shè)備需要使用總線時能迅速獲得總線控制權(quán)；而當(dāng)不再使用總線時，能迅速放棄總線控制權(quán)

5、。,2. 雙總線結(jié)構(gòu),雙總線結(jié)構(gòu)保持了單總線系統(tǒng)簡單、易于擴(kuò)充的優(yōu)點，但又在CPU和主存之間專門設(shè)置了一組高速的存儲總線，使CPU可通過專用總線與存儲器交換信息，并減輕了系統(tǒng)總線的負(fù)擔(dān)，同時主存仍可通過系統(tǒng)總線與外設(shè)之間實現(xiàn)DMA操作，而不必經(jīng)過CPU。當(dāng)然這種雙總線系統(tǒng)以增加硬件為代價。其結(jié)構(gòu)如下圖所示。,3. 三總線結(jié)構(gòu),它是在雙總線系統(tǒng)的基礎(chǔ)上增加I/O總線形成的。如下圖所示。 在DMA方式中，外設(shè)與存儲器間直接交換數(shù)據(jù)而不經(jīng)過CPU，從而減輕了CPU對數(shù)據(jù)輸入輸出的控制，而“通道”方式進(jìn)一步提高了CPU的效率。通道實際上是一臺具有特殊功能的處理器，又稱為IOP (I/O處理器)，它分擔(dān)

6、了一部分CPU的功能，以實現(xiàn)對外設(shè)的統(tǒng)一管理及外設(shè)與主存之間的數(shù)據(jù)傳送。顯然由于增加了IOP，使整個系統(tǒng)的效率大大提高。然而這是以增加更多的硬件代價換來的。,6.1.3 總線結(jié)構(gòu)對計算機(jī)系統(tǒng)性能的影響,在一個計算機(jī)系統(tǒng)中，采用哪種總線結(jié)構(gòu)，往往對計算機(jī)系統(tǒng)的性能有很大影響。下面從三個方面來討論這種影響。 1.指令系統(tǒng) 在雙總線系統(tǒng)中，CPU對存儲總線和系統(tǒng)總線必須有不同的指令系統(tǒng)；在單總線系統(tǒng)中，訪問主存和I/O傳送可使用不同的操作碼或相同的操作碼。當(dāng)使用相同的指令時，應(yīng)使用不同的地址區(qū)分是訪問主存還是外設(shè)。,2.最大存儲容量 在單總線系統(tǒng)中，若采用相同的操作碼訪問主存和外設(shè)，則主存的最大容量

7、必須小于由計算機(jī)字長所決定的可能的地址總數(shù)。 在雙總線系統(tǒng)中，對主存和外設(shè)進(jìn)行存取的判斷是利用各自的指令操作碼。由于主存地址和外設(shè)地址出現(xiàn)于不同的總線上，所以存儲容量不會受到外圍設(shè)備多少的影響。 3. 吞吐量 計算機(jī)系統(tǒng)的吞吐量是指流入、處理和流出系統(tǒng)的信息的速率。它取決于信息能夠多快地輸入內(nèi)存，CPU能夠多快地取指令，數(shù)據(jù)能夠多快地從內(nèi)存取出或存入，以及所得結(jié)果能夠多快地從內(nèi)存送給一臺外圍設(shè)備。,6.1.4 總線的內(nèi)部結(jié)構(gòu),1. 早期總線: 早期總線的內(nèi)部結(jié)構(gòu)如下圖所示。它實際上是處理器芯片引腳的延伸，是處理器與I/O設(shè)備適配器的通道。這種簡單的總線一般由50100條線組成，這些線按其功能可

8、分為三類：地址線、數(shù)據(jù)線和控制線。 簡單總線結(jié)構(gòu)的不足之處在于： （1）CPU是總線上的唯一主控者。 （2）總線信號是CPU引腳信號的延伸，故總 線結(jié)構(gòu)緊密與CPU相關(guān)，通用性較差。,2. 當(dāng)代總線: 下圖所示為當(dāng)代流行的總線內(nèi)部結(jié)構(gòu)。它是一些標(biāo)準(zhǔn)總線，追求與結(jié)構(gòu)、CPU、技術(shù)無關(guān)的開發(fā)標(biāo)準(zhǔn)，并滿足包括多個CPU在內(nèi)的主控者環(huán)境需求。 在當(dāng)代總線結(jié)構(gòu)中，CPU和它私有的cache一起作為一個模塊與總線相連。系統(tǒng)中允許有多個這樣的處理器模塊。而總線控制器完成幾個總線請求者之間的協(xié)調(diào)與仲裁。,整個總線分成如下四部分： (1) 數(shù)據(jù)傳送總線：由地址線、數(shù)據(jù)線、控制 線組成。 (2) 仲裁總線：包括總

9、線請求線和總線授權(quán)線。 (3) 中斷和同步總線：用于處理帶優(yōu)先級的中 斷操作，包括中斷請求 線和中斷認(rèn)可線。 (4) 公用線：包括時鐘信號線、電源線、地線、 系統(tǒng)復(fù)位線以及加電或斷電的時 序信號線等。,6.1.5 總線結(jié)構(gòu)實例,大多數(shù)計算機(jī)采用了分層次的多總線結(jié)構(gòu)。在這種結(jié)構(gòu)中，速度差異較大的設(shè)備模塊使用不同速度的總線，而速度相近的設(shè)備模塊使用同一類總線。顯然，這種結(jié)構(gòu)的優(yōu)點不僅解決了總線負(fù)載過重的問題，而且使總線設(shè)計簡單，并能充分發(fā)揮每類總線的效能。 下圖是 Pentium 計算機(jī)主板的總線結(jié)構(gòu)框圖?？梢钥闯?，它是一個三層次的多總線結(jié)構(gòu)，即有CPU總線、PCI總線和ISA總線。,CPU總線：

10、 也稱CPU存儲器總線，它是一個64位數(shù)據(jù)線和32位地址線的同步總線。 總線時鐘頻率為 66.6MHz (或60MHz)，CPU內(nèi)部時鐘是此時鐘頻率的倍頻。此總線可連接4128MB的主存。主存擴(kuò)充容量是以內(nèi)存條形式插入主板相關(guān)插座來實現(xiàn)的。CPU總線還接有L2級cache。主存控制器和cache控制器芯片用來管理CPU對主存和cache的存取操作。CPU是這條總線的主控者，但必要時可放棄總線控制權(quán)。,PCI總線： 用于連接高速的I/O設(shè)備模塊。通過“橋”芯片，上面與更高速的CPU總線相連，下面與低速的ISA總線相接。PCI總線是一個32 (或64位) 的同步總線，32位(或64位)數(shù)據(jù)/地址線

11、是同一組線，采用分時復(fù)用?？偩€時鐘頻率為33.3MHz，總線帶寬是132MB/s。PCI總線采用集中式仲裁方式，有專用的PCI總線仲裁器。主板上一般有3個PCI總線擴(kuò)充槽。,ISA總線： pentium機(jī)使用該總線與低速I/O設(shè)備連接。早期主板上一般留有34個ISA總線擴(kuò)充槽，以便使用各種16位/8位適配器卡。該總線支持7個DMA通道和15級可屏蔽硬件中斷。另外ISA總線控制邏輯還通過主板上的片級總線與實時鐘/日歷、ROM、鍵盤和鼠標(biāo)控制器(8042微處理器)等芯片相連接。 CPU總線、PCI總線、ISA總線通過兩個“橋”芯片連成整體（北橋芯片和南橋芯片）。橋芯片在此起到了 信號速度緩沖、電平

12、轉(zhuǎn)換、控制協(xié)議的轉(zhuǎn)換和地址映射的作用。通過橋?qū)深惒煌目偩€“粘合”在一起的技術(shù)特別適合于系統(tǒng)的升級換代。pentium個人機(jī)總線系統(tǒng)中有一個核心邏輯芯片組，簡稱PCI芯片組，它包括主存控制器和cache控制器芯片、。,6.2 總線接口6.2.1 信息的傳送方式,數(shù)字計算機(jī)使用二進(jìn)制數(shù)，它們或用電位的高、低來表示，或用脈沖的有、無來表示。 計算機(jī)系統(tǒng)中，傳輸信息采用三種方式： 串行傳送、并行傳送和分時傳送。 但是出于速度和效率上的考慮，系統(tǒng)總線上傳送的信息必須采用并行傳送方式。,1. 串行傳送,當(dāng)信息以串行方式傳送時，只有一條傳輸線，且采用脈沖傳送。在串行傳送時，按順序來傳送表示一個數(shù)碼的所有

13、二進(jìn)制位(bit)的脈沖信號，每次一位，通常以第一個脈沖信號表示數(shù)碼的最低有效位，最后一個脈沖信號表示數(shù)碼的最高有效位。 在串行傳送時，被傳送的數(shù)據(jù)需要在發(fā)送部件進(jìn)行并串變換，這稱為拆卸；而在接收部件又需要進(jìn)行串并變換，這稱為裝配。 串行傳送主要優(yōu)點是只需要一條傳輸線，這一點對長距離傳輸顯得特重要，成本比較低廉。,2. 并行傳送, 用并行方式傳送二進(jìn)制信息時，對每個數(shù)據(jù)位都需要單獨一條傳輸線。信息有多少二進(jìn)制位組成，就需要多少條傳輸線，從而使得二進(jìn)制數(shù)“0”或“1”在不同的線上同時進(jìn)行傳送。 并行傳送一般采用電位傳送。由于所有的位同時被傳送，所以在相同時鐘速度下，并行數(shù)據(jù)傳送比串行數(shù)據(jù)傳送快得

14、多。 串、并行傳送的示意圖。,3. 分時傳送, 分時傳送有兩種概念。 一是采用總線復(fù)用方式，某個傳輸線上既傳送地址信息，又傳送數(shù)據(jù)信息。為此必須劃分時間片，以便在不同的時間間隔中完成傳送地址和傳送數(shù)據(jù)的任務(wù)。 分時傳送的另一種概念是共享總線的部件分時使用總線。,6.2.2 接口的基本概念,接口即I/O設(shè)備適配器，具體指CPU和主存、外圍設(shè)備之間通過總線進(jìn)行連接的邏輯部件。 接口部件在它動態(tài)連接的兩個部件之間起著“轉(zhuǎn)換器”的作用，以便實現(xiàn)彼此之間的信息傳送。CPU、接口和外設(shè)之間的連接關(guān)系如下圖所示。 為了使所有的外圍設(shè)備能夠兼容，并能在一起正確地工作，CPU規(guī)定了不同的信息傳送控制方法。 一個

15、標(biāo)準(zhǔn)接口可能連接一個設(shè)備，也可能連接多個設(shè)備。 典型的接口通常具有如下功能：,1.控制：接口靠程序的指令信息來控制外圍設(shè)備的動作，如啟動、關(guān)閉設(shè)備等。 2.緩沖：接口在外圍設(shè)備和計算機(jī)系統(tǒng)其他部件之間用作為一個緩沖器，以補(bǔ)償各種設(shè)備在速度上的差異。 3.狀態(tài)：接口監(jiān)視外圍設(shè)備的工作狀態(tài)并保存狀態(tài)信息。狀態(tài)信息包括數(shù)據(jù)“準(zhǔn)備就緒”、“忙”、“錯誤”等等，供CPU詢問外圍設(shè)備時進(jìn)行分析之用。 4.轉(zhuǎn)換：接口可以完成任何要求的數(shù)據(jù)轉(zhuǎn)換，例如并串轉(zhuǎn)換或串并轉(zhuǎn)換，因此數(shù)據(jù)能在外圍設(shè)備和CPU之間正確地進(jìn)行傳送。,5.整理：接口可以完成一些特別的功能，例如在需要時可以修改字計數(shù)器或當(dāng)前內(nèi)存地址寄存器。 6

16、.程序中斷：每當(dāng)外圍設(shè)備向CPU請求某種動作時，接口即發(fā)生一個中斷請求信號到CPU。 事實上，一個適配器必有兩個接口：一是和系統(tǒng)總線的接口，CPU和適配器的數(shù)據(jù)交換一定的是并行方式；二是和外設(shè)的接口，適配器和外設(shè)的數(shù)據(jù)交換可能是并行方式，也可能是串行方式。根據(jù)外圍設(shè)備供求串行數(shù)據(jù)或并行數(shù)據(jù)的方式不同，適配器分為串行數(shù)據(jù)接口和并行數(shù)據(jù)接口兩大類。,【例2】 利用串行方式傳送字符，每秒鐘傳送的比特(bit)位數(shù)常稱為波特率。假設(shè)數(shù)據(jù)傳送速率是120個字符/秒，每一個字符格式規(guī)定包含10個bit(起始位、停止位、8個數(shù)據(jù)位)，問傳送的波特率是多少?每個bit占用的時間是多少? 【解】： 波特率為：1

17、0位120/秒=1200波特 每個bit占用的時間Td是波特率的倒數(shù)：Td=1/1200=0.8330.001s=0.833ms,6.3 總線的仲裁、定時和數(shù)據(jù)傳送模式 6.3.1 總線的仲裁,連接到總線上的功能模塊有主動和被動兩種形態(tài)。主方可以啟動一個總線周期，而從方只能響應(yīng)主方的請求。 為了解決多個主設(shè)備同時競爭總線控制權(quán)，必須具有總線仲裁部件，以某種方式選擇其中一個主設(shè)備作為總線的下一次主方。 對多個主設(shè)備提出的占用總線請求，一般采用優(yōu)先級或公平策略進(jìn)行仲裁。 按照總線仲裁電路的位置不同，仲裁方式分為集中式仲裁和分布式仲裁兩類。,1. 集中式仲裁, 集中式仲裁中每個功能模塊有兩條線連到中

18、央仲裁器：一條是送往仲裁器的總線請求信號線BR，一條是仲裁器送出的總線授權(quán)信號線BG。 集中式仲裁采用的三種查詢方式： (1) 鏈?zhǔn)讲樵兎绞?(2) 計數(shù)器定時查詢方式 (3) 獨立請求方式,(1) 鏈?zhǔn)讲樵兎绞?(1) 鏈?zhǔn)讲樵兎绞?鏈?zhǔn)讲樵兎绞降闹饕攸c：總線授權(quán)信號BG串行地從一個I/O接口傳送到下一個I/O接口。顯然離中央仲裁器最近的設(shè)備具有最高優(yōu)先級。鏈?zhǔn)讲樵兪峭ㄟ^接口的優(yōu)先級排隊電路來實現(xiàn)。 優(yōu)點：只用很少幾根線就能按一定優(yōu)先次序?qū)崿F(xiàn)總線仲裁，很容易擴(kuò)充設(shè)備。 缺點：對詢問鏈的電路故障很敏感，如果第i個設(shè)備的接口中有關(guān)鏈的電路有故障，那么第i個以后的設(shè)備都不能進(jìn)行工作。查詢鏈的優(yōu)先

19、級是固定的，如果優(yōu)先級高的設(shè)備出現(xiàn)頻繁的請求時，優(yōu)先級較低的設(shè)備可能長期不能使用總線。,(2) 計數(shù)器定時查詢方式,(2) 計數(shù)器定時查詢方式 總線上的任一設(shè)備要求使用總線時，通過BR線發(fā)出總線請求。中央仲裁器接到請求信號以后，在BS線為“0”的情況下讓計數(shù)器開始計數(shù)，計數(shù)值通過一組地址線發(fā)向各設(shè)備。當(dāng)?shù)刂肪€上的計數(shù)值與請求總線的設(shè)備地址相一致時，該設(shè)備 置BS=1 ，獲得了總線使用權(quán)，此時中止計數(shù)查詢。 每次計數(shù)可以從“0”開始，也可以從中止點開始。如果從“0”開始，各設(shè)備的優(yōu)先次序與鏈?zhǔn)讲樵兎ㄏ嗤瑑?yōu)先級的順序是固定的。如果從中止點開始，則每個設(shè)備使用總線的優(yōu)先級相等。 計數(shù)器初值也可用程

20、序來設(shè)置，這可以方便地改變優(yōu)先次序，但這種靈活性是以增加線數(shù)為代價的。,(3) 獨立請求方式,(3) 獨立請求方式 每一個共享總線的設(shè)備均有一對總線請求線BRi和總線授權(quán)線BGi。當(dāng)設(shè)備要求使用總線時，便發(fā)出該設(shè)備的請求信號。中央仲裁器中的排隊電路決定首先響應(yīng)哪個設(shè)備的請求，給設(shè)備以授權(quán)信號BGi。 優(yōu)點：響應(yīng)時間快，確定優(yōu)先響應(yīng)的設(shè)備所花費的時間少，用不著一個設(shè)備接一個設(shè)備地查詢。其次，對優(yōu)先次序的控制相當(dāng)靈活，可以預(yù)先固定也可以通過程序來改變優(yōu)先次序；還可以用屏蔽(禁止)某個請求的辦法，不響應(yīng)來自無效設(shè)備的請求。,2. 分布式仲裁, 分布式仲裁不需要中央仲裁器，每個潛在的主方功能模塊都有自

21、己的仲裁號和仲裁器。當(dāng)它們有總線請求時，把它們唯一的仲裁號發(fā)送到共享的仲裁總線上，每個仲裁器將仲裁總線上得到的號與自己的號進(jìn)行比較。如果仲裁總線上的號大，則它的總線請求不予響應(yīng)，并撤消它的仲裁號。最后，獲勝者的仲裁號保留在仲裁總線上。顯然，分布式仲裁是以優(yōu)先級仲裁策略為基礎(chǔ)。,6.3.2 總線的定時,總線的一次信息傳送過程，大致可分為如下五個階段：請求總線，總線仲裁，尋址(目的地址)，信息傳送，狀態(tài)返回(或錯誤報告)。 為了同步主方、從方的操作，必須制訂定時協(xié)議。 定時：事件出現(xiàn)在總線上的時序關(guān)系。 數(shù)據(jù)傳送過程中采用的兩種定時方式： 1. 同步定時 2. 異步定時,1. 同步定時 在同步定時

22、協(xié)議中，事件出現(xiàn)在總線上的時刻由總線時鐘信號來確定。由于采用了公共時鐘，每個功能模塊什么時候發(fā)送或接收信息都由統(tǒng)一時鐘規(guī)定，因此同步定時具有較高的傳輸頻率。 同步定時適用于總線長度較短、各功能模塊存取時間比較接近的情況。 下圖所示為讀數(shù)據(jù)的同步時序。,2. 異步定時 在異步定時協(xié)議中，后一事件出現(xiàn)在總線上的時刻取決于前一事件的出現(xiàn)，即建立在應(yīng)答式或互鎖機(jī)制基礎(chǔ)上。在這種系統(tǒng)中，不需要統(tǒng)一的公共時鐘信號?？偩€周期的長度是可變的。 異步定時的優(yōu)點是總線周期長度可變，不把響應(yīng)時間強(qiáng)加到功能模塊上，因而允許快速和慢速的功能模塊都能連接到同一總線上。但這以增加總線的復(fù)雜性和成本為代價。 下圖所示為讀數(shù)據(jù)

23、的異步時序。,【例3】 某CPU采用集中式仲裁方式，使用獨立請求與菊花鏈查詢相結(jié)合的二維總線控制結(jié)構(gòu)。每一對請求線BRi和授權(quán)線BGi組成一對菊花鏈查詢電路。每一根請求線可以被若干個傳輸速率接近的設(shè)備共享。當(dāng)這些設(shè)備要求傳送時通過BRi線向仲裁器發(fā)出請求，對應(yīng)的BGi線則串行查詢每個設(shè)備，從而確定哪個設(shè)備享有總線控制權(quán)。請分析說明下圖所示的總線仲裁時序圖,【解】： 從時序圖看出，該總線采用異步定時協(xié)議。 當(dāng)某個設(shè)備請求使用總線時，在該設(shè)備所屬的請求線上發(fā)出申請信號BRi(1)。CPU按優(yōu)先原則同意后給出授權(quán)信號BGi作為回答(2)。BGi鏈?zhǔn)讲樵兏髟O(shè)備，并上升從設(shè)備回答SACK信號證實已收到B

24、Gi信號(3)。CPU接到SACK信號后下降BGi作為回答。(4)在總線“忙”標(biāo)志BBSY為“0”情況該設(shè)備上升BBSY，表示該設(shè)備獲得了總線控制權(quán)，成為控制總線的主設(shè)備(5)。在設(shè)備用完總線后，下降BBSY和SACK(6)，釋放總線。 在上述選擇主設(shè)備過程中，可能現(xiàn)行的主從設(shè)備正在進(jìn)行傳送。此時需等待現(xiàn)行傳送結(jié)束，即現(xiàn)行主設(shè)備下降BBSY信號后(7)，新的主設(shè)備才能上升BBSY，獲得總線控制權(quán)。,6.3.3 總線數(shù)據(jù)傳送模式,當(dāng)代的總線標(biāo)準(zhǔn)大都能支持以下四類模式的數(shù)據(jù)傳送： 讀、寫操作 讀操作是由從方到主方的數(shù)據(jù)傳送；寫操作是由主方到從方的數(shù)據(jù)傳送。一般主方先以一個總線周期發(fā)出命令和從方地址

25、，經(jīng)過一定的延時再開始數(shù)據(jù)傳送總線周期。為了提高總線利用率，減少延時損失，主方完成尋址總線周期后可讓出總線控制權(quán)，使其他主方完成更緊迫的操作。然后再重新競爭總線，完成數(shù)據(jù)傳送總線周期。,塊傳送操作 只需給出塊的起始地址，然后對固定塊長度的數(shù)據(jù)連續(xù)地讀出或?qū)懭搿PU(主方)、存儲器(從方)而言的塊傳送，常稱為猝發(fā)式傳送，其塊長一般固定為數(shù)據(jù)線寬度(存儲器字長)的4倍。 寫后讀、讀修改寫操作 只給出地址一次，或進(jìn)行先寫后讀操作，或進(jìn)行先讀后寫操作。前者用于校驗?zāi)康?，后者用于多道程序系統(tǒng)中對共享存儲資源的保護(hù)。這兩種操作和猝發(fā)式操作一樣，主方掌管總線直到整個操作完成。,廣播、廣集操作 一般而言，

26、數(shù)據(jù)傳送只在一個主方和一個從方之間進(jìn)行。但有的總線允許一個主方對多個從方進(jìn)行寫操作，這種操作稱為廣播。與廣播相反的操作稱為廣集，它將選定的多個從方數(shù)據(jù)在總線上完成AND或OR操作，用以檢測多個中斷源。 【例4】分析說明書中第226頁圖所示某CPU總線周期時序圖。,6.4 PCI總線 6.4.1 多總線結(jié)構(gòu),PCI是一個與處理器無關(guān)的高速外圍總線，又是至關(guān)重要的層間總線。它采用同步時序協(xié)議和集中式仲裁策略，并具有自動配置能力。典型的PCI總線結(jié)構(gòu)框圖如下所示。 HOST總線 該總線有CPU總線、系統(tǒng)總線、主存總線等多種名稱，各自反映總線功能的一個方面。這里稱“宿主”總線，也許更全面，因為HOST

27、總線不僅連接主存， 還可以連接多個CPU。,PCI總線 連接各種高速的PCI設(shè)備。PCI設(shè)備可以是主設(shè)備，也可以是從設(shè)備，或兼而有之。在PCI設(shè)備中不存在DMA的概念，這是因為PCI總線支持無限的猝發(fā)式傳送。這樣，傳統(tǒng)總線上用DMA方式工作的設(shè)備移植到PCI總線上時，采用主設(shè)備工作方式即可。系統(tǒng)中允許有多條PCI總線，它們可以使用HOST橋與HOST總線相連，也可使用PCI/PCI橋與已和HOST總線相連的PCI總線相連，從而得以擴(kuò)充整個系統(tǒng)的PCI總線負(fù)載能力。,LEGACY總線 可以是ISA，EISA，MCA等這類性能較低的傳統(tǒng)總線，以便充分利用市場上豐富的適配器卡，支持中、低速I/O設(shè)備

28、。 在PCI總線體系結(jié)構(gòu)中有三種橋。橋連接兩條總線，使彼此間相互通信。 橋又是一個總線轉(zhuǎn)換部件，可以把一條總線的地址空間映射到另一條總線的地址空間上，從而使系統(tǒng)中任意一個總線主設(shè)備都能看到同樣的一份地址表。,6.4.2 PCI總線信號,PCI標(biāo)準(zhǔn)2.0版的必備類信號名稱及其功能描述。總線周期類型由C/BE#線上的總線命令給出。總線周期長度由周期類型和FRAME#(幀)、IRDY#(主就緒)、TRDY#(目標(biāo)就緒)、STOP#(停止)等信號控制。一個總線周期由一個地址期和一個或多個數(shù)據(jù)期組成。,6.4.3 總線周期類型,PCI總線周期由當(dāng)前被授權(quán)的主設(shè)備發(fā)起。PCI支持任何主設(shè)備和從設(shè)備之間點到

29、點的對等訪問，也支持某些主設(shè)備的廣播讀寫。 PCI總線周期類型由主設(shè)備在C/BE30線上送出的4位總線命令代碼指明，被目標(biāo)設(shè)備譯碼確認(rèn)，然后主從雙方協(xié)調(diào)配合完成指定的總線周期操作。4位代碼組合可指定16種總線命令，但實際給出12種。,存儲器讀的三個總線周期：,6.4.4 總線周期操作,下面以數(shù)據(jù)傳送類的總線周期為代表，說明PCI總線周期的操作過程。 一個讀操作總線周期時序如下圖所示： 圖中的環(huán)形箭頭符號表示某信號線由一個設(shè)備驅(qū)動轉(zhuǎn)換成另一設(shè)備驅(qū)動的過渡期，避免兩個設(shè)備同時驅(qū)動一條信號線的沖突。 我們看到，PCI總線周期的操作過程有如下特點：,6.4.5 總線仲裁, PCI總線采用集中式仲裁方式

30、，每個PCI主設(shè)備都有獨立的REQ#(總線請求)和GNT#(總線授權(quán))兩條信號線與中央仲裁器相連。由中央仲裁器根據(jù)一定的算法對各主設(shè)備的申請進(jìn)行仲裁，決定把總線使用權(quán)授予誰。但PCI標(biāo)準(zhǔn)并沒有規(guī)定仲裁算法。 PCI總線支持隱藏式仲裁。即在主設(shè)備A正在占用總線期間，中央仲裁器根據(jù)指定的算法裁決下一次總線的主方應(yīng)為主設(shè)備B時，它可以使GNT#A無效而使GNT#B有效。隱藏式仲裁使裁決過程或在總線空閑期進(jìn)行或在當(dāng)前總線周期內(nèi)進(jìn)行，提高了總線利用率。,6.5 ISA總線和Futurebus總線6.5.1 ISA總線1. ISA總線的信號和I/O端口地址, 為了利用市場上豐富的各類中、低速適配卡，如聲卡

31、、CD-ROM適配器、以太網(wǎng)卡等，一些微型機(jī)如pentium機(jī)主板上保留有ISA總線的插槽。ISA總線此時連接中、低速I/O設(shè)備，由PCI/ISA橋芯片提供對ISA總線的全面控制邏輯，包括中斷和DMA控制。ISA總線的時鐘頻率典型值為8.33MHz。 ISA總線的每個插槽由一個長槽和一個短槽組成。長槽每列有31個引腳，編號為A1A31和B1B31；短槽每列有18個引腳，編號為C1C18和D1D18。ISA槽上的引腳信號定義參考文字教材。 使用ISA適配器卡時需特別關(guān)注I/O端口地址。,2. 即插即用ISA規(guī)范, 即插即用簡稱PnP。就是說，新設(shè)備應(yīng)只需簡單的插入即可開始運行，不需要用戶去撥動開

32、關(guān)、插拔跳線以及復(fù)雜地安裝軟件來調(diào)整和重新配置系統(tǒng)。這意味著重新配置行為是自動完成的，并且對用戶是透明的。 Intel和Microsoft聯(lián)手提出了一個即插即用ISA規(guī)范，該規(guī)范定義了ISA總線適配器卡最小實現(xiàn)功能集。PnP ISA規(guī)范還不能做到識別什么樣的適配器卡插在哪個槽的地理位置，但它已能讀取和重新配置這種PnP卡的配置信息。而且它允許PnP ISA適配卡與老式的ISA總線適配器卡共存于系統(tǒng)中。,6.5.2 Futurebus+總線,正在發(fā)展的Futurebus+總線標(biāo)準(zhǔn)是VME國際貿(mào)易協(xié)會、IEEE微處理機(jī)標(biāo)準(zhǔn)委員會等團(tuán)體以及來自公司、大學(xué)的專家們協(xié)作開發(fā)的。其目標(biāo)是開發(fā)一種真正開放的

33、總線標(biāo)準(zhǔn)，使之能支持64位地址空間，64位、128位、256位數(shù)據(jù)傳輸，為下一代的多處理機(jī)系統(tǒng)提供一個穩(wěn)定的平臺。,Futurebus+的重要意義在于，它很可能取代當(dāng)代微處理機(jī)的總線策略。 Futurebus+是一個高性能的異步總線標(biāo)準(zhǔn)。其技術(shù)要求是： (1) 一個與結(jié)構(gòu)、處理器、技術(shù)無關(guān)的開發(fā)標(biāo)準(zhǔn) (2) 基本上是一個異步數(shù)據(jù)定時協(xié)議。 (3) 允許采用可選的源-同步式協(xié)議，用來實現(xiàn)高速的塊數(shù)據(jù)傳送。 (4) 支持32位或64位尋址，數(shù)據(jù)線的長度動態(tài)可變，以滿足不同帶寬的要求。 (5) 全分布式的并行仲裁協(xié)議及集中式仲裁協(xié)議，并支持線路交換式和分離業(yè)務(wù)協(xié)議。 (6) 提供對容錯和高可靠性系統(tǒng)的支持。,本 章 小 結(jié),總線是構(gòu)成計算機(jī)系統(tǒng)的互連機(jī)構(gòu)，是多個系統(tǒng)功能部件之間進(jìn)行數(shù)據(jù)傳送的公共通道，并在爭用資源的基礎(chǔ)上進(jìn)行工作。 總線有物理特性、功能特性、電氣特性、機(jī)械特性，因此必須標(biāo)準(zhǔn)化。微型計算機(jī)系統(tǒng)的標(biāo)準(zhǔn)總線從ISA總線(16位，帶寬8MB/s)發(fā)展到EISA總線(32位，帶寬33.3MB/