1、電子技術(shù)2（數(shù)字部分）,渤海職業(yè)學(xué)院機(jī)電工程系電子教研室 編制:李仕衛(wèi)(講師) 審核:閻相環(huán)(高講),第章 半導(dǎo)體存儲(chǔ)器和可編程邏輯器件,學(xué)習(xí)要點(diǎn)： 大規(guī)模集成電路半導(dǎo)體存儲(chǔ)器ROM、EPROM、REM電路的工作原理。 存儲(chǔ)器容量的擴(kuò)展方法。 可編成邏輯器件的基本結(jié)構(gòu)和功能。,第章半導(dǎo)體存儲(chǔ)器和可編程邏輯器件,.1只讀存儲(chǔ)器（ROM）,.2 隨機(jī)存取存儲(chǔ)器（RAM）,.3可編程邏輯器件（PLD）,退 出,. 只讀存儲(chǔ)器（ROM）,8.1.1 固定 ROM,8.1.2 可編成ROM（PROM）,8.1.3 可擦除可編成ROM（EPROM）,退出,ROM的分類(lèi),掩膜ROM：不能改寫(xiě)。,PROM：只

2、能改寫(xiě)一次。,EPROM：可以改寫(xiě)多次。,存儲(chǔ)器的分類(lèi),RAM：在工作時(shí)既能從中讀出（取出）信息，又能隨時(shí)寫(xiě)入（存入）信息，但斷電后所存信息消失。,ROM：在工作時(shí)只能從中讀出信息，不能寫(xiě)入信息，且斷電后其所存信息在仍能保持。,8.1.1 固定ROM,固定ROM所存儲(chǔ)的信息是由生產(chǎn)廠(chǎng)在制造芯片時(shí)采用掩模工藝固化在芯片中的，使用者只能讀取數(shù)據(jù)而不能改變芯片中數(shù)據(jù)內(nèi)容。 它又稱(chēng)為掩模ROM。 圖6-8所示為二極管掩模ROM的結(jié)構(gòu)。,二極管掩膜ROM的結(jié)構(gòu),一、二極管掩模ROM,圖中采用一個(gè)2線(xiàn)4線(xiàn)地址譯碼器將兩個(gè)地址碼A0、 A1譯成四個(gè)地址W0W3。存儲(chǔ)單元是由二極管組成的44存儲(chǔ)矩陣，其中1或

3、0代碼是用二極管的有無(wú)來(lái)設(shè)置的。即當(dāng)譯碼器輸出所對(duì)應(yīng)的W(字線(xiàn))為高時(shí)，在線(xiàn)上的二極管導(dǎo)通，將相應(yīng)的D(位線(xiàn))與W相連使D為1，無(wú)二極管的D為0。如圖中所存的信息為 W0：0101；W1：1110；W2：0011；W3：1010 掩模ROM除二極管掩模外， 還有TTLROM和MOSROM等。,一、二極管掩模ROM,可編程ROM（PROM，Programmable ROM）的基本原理如下圖所示。這是一個(gè)簡(jiǎn)單的16位PROM（44），它與前一節(jié)中所討論的二極管掩模ROM相似。從圖6-9(a)中可以看到， 每一個(gè)存儲(chǔ)單元有一個(gè)二極管和一個(gè)有效的熔斷器，即每一個(gè)存儲(chǔ)單元包含一個(gè)邏輯1， 這是PROM在

4、寫(xiě)入程序前的狀態(tài)。,8.1.2 可編程ROM (PROM),可編程ROM（PROM）(a) 編程前; (b) 編程后, PROM的一次性編程給實(shí)際使用帶來(lái)許多不便，在實(shí)際使用中更需要可重復(fù)編程的芯片。EPROM（Erasable PROM）是一種可擦寫(xiě)的PROM， 它采用了N溝道增強(qiáng)型浮柵MOS管作為存儲(chǔ)單元。用戶(hù)只需用個(gè)人EPROM編程器（寫(xiě)入器）就可對(duì)EPROM編程或?qū)懭氤绦?。如果要?duì)EPROM重復(fù)使用或重復(fù)編程， 則可以使用IC頂部特設(shè)的石英窗口，將紫外光（UV）直接照射到EPROM芯片上的窗口大約5分鐘左右，通過(guò)紫外光把所有的存儲(chǔ)單元設(shè)置為邏輯1來(lái)擦除EPROM，此后，可對(duì)EPROM重

5、新寫(xiě)入程序。圖6-10所示的是一個(gè)典型24引腳的EPROM 存儲(chǔ)器芯片。,8.1.3可擦除可編程ROM(EPROM),一、光可擦除可編程只讀存儲(chǔ)器ROM(EPROM),EPROM 2716 (a) 方框圖; (b) 外引線(xiàn)圖,EPROM,EEPROM（Electrically Erasable PROM）是電可擦除PROM， 也稱(chēng)作E2PROM。 EEPROM可以用電的形式擦除。當(dāng)把它放在電路板上時(shí)，能對(duì)其進(jìn)行擦除或重新寫(xiě)入程序，這對(duì)于PROM或EPROM是不可能的。另外，還可以對(duì)EEPROM芯片上的部分程序代碼進(jìn)行重寫(xiě)，一次1個(gè)字節(jié)。EEPROM的存儲(chǔ)單元有兩種結(jié)構(gòu)，一種為雙層?xùn)沤橘|(zhì)MOS管

6、，另一種為浮柵隧道氧化層MOS管。其擦寫(xiě)次數(shù)可達(dá)1萬(wàn)次以上。,二、電可擦除可編程只讀存儲(chǔ)器ROM(E2PROM),閃存與EEPROM非常相似，也可以在電路板上重寫(xiě)程序。 但是閃存與EEPROM的不同在于閃存是整個(gè)芯片被擦除和重寫(xiě)程序。相對(duì)于EEPROM，閃存的優(yōu)點(diǎn)是它有一個(gè)較簡(jiǎn)單的存儲(chǔ)單元，因此在單個(gè)芯片上能夠存儲(chǔ)更多的位。另外，閃存被擦除和重寫(xiě)程序的速度遠(yuǎn)大于EEPROM。閃存的缺點(diǎn)是對(duì)其進(jìn)行程序重寫(xiě)的電壓為1212.75 V，且不能像EEPROM那樣對(duì)其單個(gè)字節(jié)進(jìn)行重寫(xiě)。 閃存自1988年推出以來(lái)，以其高集成度、大容量、低成本和使用方便等特點(diǎn)得到了廣泛的應(yīng)用。 隨著存儲(chǔ)容量不斷加大和工作速

7、度不斷加快，閃存將會(huì)逐漸取代磁盤(pán)等存儲(chǔ)器，在計(jì)算機(jī)及其它數(shù)字領(lǐng)域廣泛應(yīng)用。,三、快閃存儲(chǔ)器(Flash Memory),本節(jié)小結(jié),只讀存儲(chǔ)器在存入數(shù)據(jù)以后，不能用簡(jiǎn)單的方法更改，即在工作時(shí)它的存儲(chǔ)內(nèi)容是固定不變的，只能從中讀出信息，不能寫(xiě)入信息，并且其所存儲(chǔ)的信息在斷電后仍能保持，常用于存放固定的信息。 ROM由地址譯碼器和存儲(chǔ)體兩部分構(gòu)成。地址譯碼器產(chǎn)生了輸入變量的全部最小項(xiàng)，即實(shí)現(xiàn)了對(duì)輸入變量的與運(yùn)算；存儲(chǔ)體實(shí)現(xiàn)了有關(guān)最小項(xiàng)的或運(yùn)算。因此，ROM實(shí)際上是由與門(mén)陣列和或門(mén)陣列構(gòu)成的組合電路，利用ROM可以實(shí)現(xiàn)任何組合邏輯函數(shù)。 利用ROM實(shí)現(xiàn)組合函數(shù)的步驟：（1）列出函數(shù)的真值表或?qū)懗龊瘮?shù)的

8、最小項(xiàng)表達(dá)式。（2）選擇合適的ROM，畫(huà)出函數(shù)的陣列圖。,.2 隨機(jī)存取存儲(chǔ)器（RAM）,8.2.1 RAM的電路結(jié)構(gòu)和工作原理,8.2.2 RAM存儲(chǔ)容量的擴(kuò)展方法,退 出,8.2.1 RAM的電路結(jié)構(gòu)和工作原理,下圖為由MOS管觸發(fā)器組成的存儲(chǔ)單元圖，其中MOS管為NMOS。V1、V2，V3、V4組成的兩個(gè)反相器交叉耦合構(gòu)成基本RS觸發(fā)器作基本存儲(chǔ)單元；V5、V6為門(mén)控管，由行譯碼器輸出字線(xiàn)X控制其導(dǎo)通或截止；V7、V8為門(mén)控管，由列譯碼器輸出Y控制其導(dǎo)通或截止， 也是數(shù)據(jù)存入或讀出的控制通路。,一、六管靜態(tài)存儲(chǔ)單元電路,NMOS靜態(tài)存儲(chǔ)單元,讀/寫(xiě)操作時(shí)，X=1，Y=1，V5、V6 、V

9、7、V8均導(dǎo)通，觸發(fā)器的狀態(tài)與位線(xiàn)上的數(shù)據(jù)一致。 當(dāng)X=0時(shí)，V5、V6截止，觸發(fā)器的輸出端與位線(xiàn)斷開(kāi)、保持狀態(tài)不變。 當(dāng)Y=0時(shí)，V7、V8截止，不進(jìn)行讀/寫(xiě)操作。 SRAM一般用于小于64 KB數(shù)據(jù)存儲(chǔ)器的小系統(tǒng)或作為大系統(tǒng)中高速緩沖存儲(chǔ)器，有時(shí)還用于需要用電池作為后備電源進(jìn)行數(shù)據(jù)保護(hù)的系統(tǒng)中。,二、2114靜態(tài)RAM介紹, 2114靜態(tài)RAM是一個(gè)通用的MOS集成靜態(tài)存儲(chǔ)器，它的存儲(chǔ)單元由六管靜態(tài)存儲(chǔ)單元組成， 有4096個(gè)（10244）， 其結(jié)構(gòu)如圖A所示。下圖是其邏輯符號(hào)及外引線(xiàn)圖。,集成靜態(tài)存儲(chǔ)器2114 (a) 邏輯符號(hào); (b) 外引線(xiàn)圖,圖A 10244 RAM結(jié)構(gòu)圖,當(dāng)存儲(chǔ)

10、器的實(shí)際字長(zhǎng)已超過(guò)RAM芯片的字長(zhǎng)時(shí)，需要對(duì)RAM進(jìn)行位擴(kuò)展?？衫貌⒙?lián)方式實(shí)現(xiàn)：用兩片2114 RAM來(lái)擴(kuò)展為8位字長(zhǎng)存儲(chǔ)器，就是在大多數(shù)微機(jī)中所說(shuō)的1 KB存儲(chǔ)器， 或者叫做1024字節(jié)（每個(gè)字節(jié)長(zhǎng)8位）。將RAM的地址線(xiàn)、 讀出線(xiàn)和片選信號(hào)線(xiàn)對(duì)應(yīng)地并接在一起，而各個(gè)芯片的輸入/輸出(I/O)線(xiàn)作為字的各個(gè)位線(xiàn)， 如后圖所示。,8.2.2RAM存儲(chǔ)容量的擴(kuò)展方法,一、位數(shù)的擴(kuò)展,2114 RAM位擴(kuò)展,字?jǐn)?shù)的擴(kuò)展可以通過(guò)外加譯碼器控制芯片的片選輸入端來(lái)實(shí)現(xiàn)。如右圖示，用3線(xiàn)8線(xiàn)譯碼器將8個(gè)1 K4的RAM芯片擴(kuò)展成8 K4的存儲(chǔ)器。,一、字?jǐn)?shù)的擴(kuò)展,2114 RAM字?jǐn)U展,. 可編程邏輯器

11、件（PLD）,8.3.1 PLD的基本電路結(jié)構(gòu)功能與習(xí)慣表示法,退出,8.3.2通用陣列邏輯（GAL）,8.3.3在系統(tǒng)可編程邏輯器件（ISP-PLD）,8.3.4現(xiàn)場(chǎng)可編程門(mén)陣列（FPGA）,8.3.1 PLD的基本電路結(jié)構(gòu)功能與習(xí)慣表示法,1. PLD的基本結(jié)構(gòu),PLD的基本結(jié)構(gòu)框圖,1) 連接方式,PLD交叉點(diǎn)的連接方式 (a) 固定連接單元; (b) 可編程連接單元；(c) 斷開(kāi)連接單元,2. PLD的表示方法,2） 邏輯門(mén)的表示方式,PLD邏輯門(mén)表示方式 (a) 與門(mén); (b) 或門(mén); (c) 互補(bǔ)輸出緩沖器； (d) 三態(tài)輸出緩沖器,3） PLD電路的表示法 PLD編程后的電路表示

12、法如圖6-15所示。圖中的與陣列是通過(guò)編程完成的，或陣列是固定的。它完成的邏輯功能為,它們分別是同或門(mén)和異或門(mén)。,圖6-15 PLD陣列圖,4） PROM的PLD表示法,PROM的PLD陣列圖 (a) 編程前; (b) 編程后,8.3.2 通用陣列邏輯GAL,1. GAL的基本結(jié)構(gòu),GAL器件的型號(hào)不多。常見(jiàn)的GAL器件型號(hào)如16V8和20V8的基本電路結(jié)構(gòu)大致相同，只是器件引腳數(shù)和規(guī)模不同，它們都具有可編程的與陣列和固定的或陣列。另還有一類(lèi)GAL，其與陣列和或陣列均可編程，如 GAL39VS?，F(xiàn)以GAL16V8為例進(jìn)行介紹，其結(jié)構(gòu)如圖(a)所示，芯片外引線(xiàn)如圖(b)所示。,GAL16V8 (

13、a)電路結(jié)構(gòu) (b)引腳排列,由圖（a）可以看到，GAL16V8由一個(gè)3264位的可編程與陣列、 8個(gè)OLMC、 10個(gè)輸入緩沖器、 8個(gè)三態(tài)輸出緩沖器和8個(gè)反饋/輸入緩沖器等組成。引腳29是輸入端，引腳1219由三態(tài)門(mén)控制，既可以做輸出端又可以做輸入端， 是一種IO引出結(jié)構(gòu)，所以最多有16個(gè)輸入、8個(gè)輸出， 16V8因此得來(lái)。 引腳1不加入與陣列， 是專(zhuān)門(mén)用作時(shí)鐘輸入的端子。 而引腳11則是輸出的使能輸入端。 GAL器件沒(méi)有獨(dú)立的或陣列結(jié)構(gòu)，而是將各個(gè)或門(mén)放在各自的“輸出邏輯宏單元”（OLMC）中。,2 輸出邏輯宏單元（OLMC）的結(jié)構(gòu),輸出邏輯宏單元OLMC,一個(gè)輸出邏輯宏單元OLMC包括

14、一個(gè)D觸發(fā)器、一個(gè)8輸入端的或門(mén)、一個(gè)異或門(mén)、四個(gè)多路選擇器和兩個(gè)輔助門(mén)。 OLMC的核心部分是一個(gè)8輸入端或門(mén)和D觸發(fā)器。僅用或門(mén)可構(gòu)成組合邏輯輸出，與D觸發(fā)器組合可構(gòu)成時(shí)序邏輯輸出。 OLMC有五種可編程的工作組態(tài)， 其中三種為組合電路類(lèi)型， 它們是專(zhuān)用輸入模式、組合輸出模式和選通組合輸出模式； 另外兩種為時(shí)序電路類(lèi)型，即時(shí)序電路中的組合輸出模式和時(shí)序輸出模式。每個(gè)宏單元的工作組態(tài)通過(guò)預(yù)置結(jié)構(gòu)控制字SYN、 AC0、AC1（n）、 AC1（m）和XOR（n）等信號(hào)去控制OLMC中的一個(gè)異或門(mén)、 四個(gè)多路選擇器和兩個(gè)輔助門(mén)選擇實(shí)現(xiàn)。,1. CPLD的結(jié)構(gòu) 1） 宏單元功能強(qiáng)大 CPLD輸出邏

15、輯宏單元的功能比GAL要強(qiáng)大得多，許多優(yōu)點(diǎn)都反映在其宏單元上，主要特點(diǎn)是：多觸發(fā)器結(jié)構(gòu)、各觸發(fā)器的時(shí)鐘可以異步工作、觸發(fā)器可以異步清零和異步預(yù)置、 I/O端可重復(fù)使用、 或門(mén)間的與項(xiàng)可以共享等。,8.3.3在系統(tǒng)可編程邏輯器件(ISP-PLD),二、復(fù)雜可編程邏輯器件CPLD,2） I/O獨(dú)立單元 為增加CPLD的靈活性，通常只有少數(shù)幾個(gè)專(zhuān)用輸入端（作時(shí)鐘輸入等），大部分端口皆是IO端。而系統(tǒng)輸入信號(hào)有時(shí)需要鎖存，故CPLD的IO口常常獨(dú)立作為一個(gè)獨(dú)立單元處理。 3） 高密度 隨著集成工藝的發(fā)展，CPLD的集成規(guī)模越來(lái)越大，主要體現(xiàn)在：集成度高，10000門(mén)每片的CPLD已不鮮見(jiàn)；輸入、輸出端

16、多，IO端數(shù)最高可達(dá) 256個(gè)； 內(nèi)含的觸發(fā)器多達(dá) 772只。 如此巨大的規(guī)模，完全有可能將一個(gè)數(shù)字系統(tǒng)裝在一片CPLD中，從而使制成的設(shè)備體積小、 重量輕、 成本低、 生產(chǎn)過(guò)程簡(jiǎn)單、 維修方便。,2ispLSI1016簡(jiǎn)介,圖6-19 ispLSI1016 (a) 外引線(xiàn)圖; (b) 組成框圖,ispLSI1016 (a) 外引線(xiàn)圖; (b) 組成框圖,1) 全局布線(xiàn)區(qū) GRP（Global Routing Pool） 在ispLSI1016的芯片中央有一個(gè)全局布線(xiàn)區(qū) GRP， 它由眾多的可編程E2CMOS單元組成，其任務(wù)是將所有片內(nèi)邏輯聯(lián)系在一起， 供設(shè)計(jì)者實(shí)現(xiàn)各種復(fù)雜的設(shè)計(jì)使用。,2）

17、萬(wàn)能邏輯塊GLB（Generic Logic Block）,圖6-20 GLB的結(jié)構(gòu)圖,圖6-21 GLB的結(jié)構(gòu),GLB的結(jié)構(gòu),3） 輸入輸出單元IOC（Input Output Cell） 輸入輸出單元是圖6-19(b)中最外層的4個(gè)為一組的小方塊， 共有32個(gè)。該單元有輸入、 輸出和雙向 IO三類(lèi)組態(tài)， 靠控制輸出三態(tài)緩沖電路使能端的MUX來(lái)選擇。 4） 輸出布線(xiàn)區(qū) ORP（Output Routing Pool） 輸出布線(xiàn)區(qū)是介于GLB和IOC之間的可編程互連陣列，陣列的輸入是8個(gè)GLB的32個(gè)輸出端，陣列有16個(gè)輸出端，分別與該側(cè)的16個(gè)IOC相連。通過(guò)對(duì)ORP的編程，可以將任一個(gè)GL

18、B輸出靈活地送到16個(gè)IO端中的任一個(gè)。,5) 輸入總線(xiàn) 輸入總線(xiàn)是一個(gè)16位信號(hào)總線(xiàn)，示于圖6-19(b)中ORP與IOC之間。它可將I/O單元的輸入信號(hào)送到全局布線(xiàn)區(qū)，再由全局布線(xiàn)區(qū)送到各GLB的輸入端；或?qū)LB的輸出信號(hào)經(jīng)I/O編程選擇， 由輸入總線(xiàn)反饋到全局布線(xiàn)區(qū)實(shí)現(xiàn)信號(hào)的反饋。 6) 時(shí)鐘分配網(wǎng)絡(luò) CDN（Clock Distribution Network） CDN示于圖6-19(b)的右下角，其輸入信號(hào)由3個(gè)專(zhuān)用輸入端Y0、Y1、Y2提供，其中Y1兼有時(shí)鐘或復(fù)位的功能。其輸出有5個(gè)， 其中CLK0、CLK1、CLK2提供給GLB，IOCLK0和IOCLK1提供給IO單元，此外還

19、可將時(shí)鐘專(zhuān)用 GLB的 4個(gè)輸出送入CDN， 以建立用戶(hù)定義的內(nèi)部時(shí)鐘電路。,8.3.4現(xiàn)場(chǎng)可編程門(mén)陣列（FPGA）,FPGA的結(jié)構(gòu)示意圖,一、 FPGA的基本結(jié)構(gòu),可編程邏輯模塊CLB是FPGA的基本邏輯單元電路，它由邏輯函數(shù)發(fā)生器、觸發(fā)器、進(jìn)位邏輯、編程數(shù)據(jù)存儲(chǔ)單元、數(shù)據(jù)選擇器及其它控制電路組成。 CLB中有3個(gè)由查找表單元形成的邏輯函數(shù)發(fā)生器，其中2個(gè)四變量輸入、1個(gè)三變量輸入，經(jīng)組合后可實(shí)現(xiàn)九變量組合邏輯函數(shù)。2個(gè)邊沿D觸發(fā)器通過(guò)數(shù)據(jù)選擇器與邏輯函數(shù)發(fā)生器組合成時(shí)序邏輯電路。 CLB除實(shí)現(xiàn)一般組合或時(shí)序邏輯功能外， 其編程數(shù)據(jù)存儲(chǔ)單元還可構(gòu)成2個(gè)161位的隨機(jī)存儲(chǔ)器RAM。 CLB以nn陣列形式分布在FPGA中，不同型號(hào)的FPGA陣列規(guī)模不同。,二、可編程邏輯模塊CLB,IOB是FPGA的外封裝引腳與內(nèi)部邏輯間的接口電路，分布在FPGA的四周。每個(gè)IOB對(duì)應(yīng)一個(gè)引腳。通過(guò)編程可將引腳定義為輸入、 輸出和雙向功能。,三、輸入/輸出模塊IOB,四、可編程連線(xiàn)資源IR,IR分布在CLB陣列的行、列間隙中，為水平和垂直的兩層金屬線(xiàn)段組成的柵格狀結(jié)構(gòu)。通過(guò)編程可將所用到的CLB和IOB相連，構(gòu)成需要的邏輯電路。 此外，F(xiàn)PGA還有一個(gè)用于存放編程數(shù)據(jù)的靜態(tài)存儲(chǔ)器SRAM。 由于