1、Quartus II軟件及其使用,Quartus II使用及設(shè)計(jì)流程,Quartus是Altera公司推出的新一代開發(fā)軟件，適合于大規(guī)模邏輯電路設(shè)計(jì)。 Quartus支持多種編輯輸入法，包括圖形編輯輸入法，VHDL、Verilog HDL和AHDL的文本編輯輸入法，符號(hào)編輯輸入法，以及內(nèi)存編輯輸入法。 Quartus與MATLAB和DSP Builder結(jié)合可以進(jìn)行基于FPGA的DSP系統(tǒng)開發(fā)，是DSP硬件系統(tǒng)實(shí)現(xiàn)的關(guān)鍵EDA工具，與SOPC Builder結(jié)合，可實(shí)現(xiàn)SOPC系統(tǒng)開發(fā)。,Quartus II設(shè)計(jì)流程,一、 設(shè)計(jì)輸入,任何一項(xiàng)設(shè)計(jì)都是一項(xiàng)工程（Project），都必須首先為此工

2、程建立一個(gè)放置與此工程相關(guān)的所有設(shè)計(jì)文件的文件夾。此文件夾將被EDA軟件默認(rèn)為工作庫(kù)（Work Library）。一般，不同的設(shè)計(jì)項(xiàng)目最好放在不同的文件夾中，而同一工程的所有文件都必須放在同一文件夾中。 首先建立工作庫(kù)目錄，以便存儲(chǔ)工程項(xiàng)目設(shè)計(jì)文件。在D盤下新建文件夾并取名Mydesign。雙擊QuartusII軟件啟動(dòng)圖標(biāo)，即可啟動(dòng)QuartusII軟件，啟動(dòng)界面如圖1-2所示。,1.建立工程Project,標(biāo)題欄 標(biāo)題欄中顯示當(dāng)前工程的路徑和工程名。 菜單欄 菜單欄主要由文件（File）、編輯（Edit）、視圖（View）、工程（Project）、資源分（Assignments）、操作（P

3、rocessing）、工具（Tools）、窗口（Window）和幫助（Help）等下拉菜單組成。 工具欄 工具欄中包含了常用命令的快捷圖標(biāo)。 資源管理窗口 資源管理窗口用于顯示當(dāng)前工程中所有相關(guān)的資源文件。,工程工作區(qū) 當(dāng)Quartus實(shí)現(xiàn)不同的功能時(shí)，此區(qū)域?qū)⒋蜷_對(duì)應(yīng)的操作窗口，顯示不同的內(nèi)容，進(jìn)行不同的操作，如器件設(shè)置、定時(shí)約束設(shè)置、編譯報(bào)告等均顯示在此窗口中。 編譯狀態(tài)顯示窗口 此窗口主要顯示模塊綜合、布局布線過程及時(shí)間。 信息顯示窗口 該窗口主要顯示模塊綜合、布局布線過程中的信息，如編譯中出現(xiàn)的警告、錯(cuò)誤等，同時(shí)給出警告和錯(cuò)誤的具體原因。,使用New Project Wizard 可以

4、為工程指定工作目錄、分配工程名稱以及指定最高層設(shè)計(jì)實(shí)體的名稱，還可以指定要在工程中使用的設(shè)計(jì)文件、其他源文件、用戶庫(kù)和EDA 工具，以及目標(biāo)器件系列和具體器件等。在此要利用“New Preject Wizard”工具選項(xiàng)創(chuàng)建此設(shè)計(jì)工程，并設(shè)定此工程的一些相關(guān)的信息，如工程名、目標(biāo)器件、綜合器、仿真器等。,(1)打開建立新工程管理窗。選擇菜單FileNew Preject Wizard 命令，即彈出“工程設(shè)置”對(duì)話框（圖1-3），以此來建立新的工程。,(2) 設(shè)置工程基本信息,（2）將設(shè)計(jì)文件加入工程中。 可將與工程相關(guān)的所有VHDL 文件（如果有的話）加入進(jìn)此工程，單擊“Add ”按鈕，從工程

5、目錄中選出相關(guān)的VHDL 文件；或單擊Add All ，將設(shè)定的工程目錄中的所有VHDL 文件加入到工程文件欄中。如果還沒有建立VHDL文件，就直接點(diǎn)擊“Next”即可。,（3）選擇目標(biāo)芯片。 如圖1-6，首先在Family 欄選芯片系列，在此選FLEX10K系列，并選擇此系列的具體芯片EPF10K10LC84-4。在“Target device”選項(xiàng)下選擇“Auto device selected by the fitter”選項(xiàng)，系統(tǒng)會(huì)自動(dòng)給所設(shè)計(jì)的文件分配一個(gè)器件。如果選擇“Specific device selected in Available devices list”選項(xiàng)，用戶需

6、指定目標(biāo)器件。在右側(cè)的“Filters”窗口“過濾”選擇；Package表示封裝； Pin cout表示引腳數(shù)，此例選擇84；Speed grade表示速度等級(jí)，此例選擇4。,（4）第三方工具選擇。 如圖1-7所示，用戶可以選擇所用到的第三方工具，比如ModleSim、Synplify等。在本例中并沒有調(diào)用第三方工具，可以都不選.,（5）確認(rèn)信息對(duì)話框。 圖1-8所示。建立的工程的名稱、選擇的器件和選擇的第三方工具等信息，如果無誤的話就可以單擊“Finish”按鈕，彈出如圖1-9所示的窗口，在資源管理窗口可以看到新建的工程名稱half_add。,當(dāng)工程建立好以后，我們就可以建立設(shè)計(jì)文件。下面我

7、們以一個(gè)半加器的VHDL的設(shè)計(jì)，來演示在QuartusII如何實(shí)現(xiàn)VHDL語(yǔ)言輸入 。,（1）建立文件。在圖1-9中，單擊“File”菜單下的“New”命令或者使用快捷鍵Ctrl+N，在彈出“New”對(duì)話框如圖1-10所示。,2.VHDL語(yǔ)言輸入法,AHDL文本文件,流程圖和原理圖文件,網(wǎng)表文件,在線系統(tǒng)文件,Verilog HDL文本文件,VHDL文本文件,圖1-11 VHDL文本編輯窗口,（2）輸入程序。在圖1-11中輸入半加器的VHDL程序，如圖1-12所示。,（3）保存文件。在圖1-12中單擊保存文件按鈕，彈出對(duì)話框如圖1-13，將輸入的VHDL語(yǔ)言程序保存為half_add.vhd文

8、件，注意后綴名是.vhd，如圖1-13。,（4）編譯工程。 在圖1-11中選擇菜單Processing下的Start Complilation，開始編譯，并伴隨著進(jìn)度不斷地變化，編譯完成后的窗口如圖1-14所示。如果編譯過程出現(xiàn)錯(cuò)誤，要將錯(cuò)誤改正，保存后再次編譯，直到編譯無錯(cuò)誤為止。到此在QuartusII軟件中使用VHDL語(yǔ)言輸入完成，接下來是將保存好的VHDL語(yǔ)言程序進(jìn)行仿真，在軟件上驗(yàn)證VHDL語(yǔ)言描述的功能是否能夠達(dá)到預(yù)期目的。,設(shè)計(jì)仿真的目的就是在軟件環(huán)境下，驗(yàn)證電路的行為和思想是否一致。 仿真分為功能仿真和時(shí)序仿真。 功能仿真是在設(shè)計(jì)輸入之后，綜合和布局布線之前的仿真，不考慮電路的

9、邏輯和門電路的時(shí)間延時(shí)，著重考慮電路在理想環(huán)境下的行為和預(yù)期設(shè)計(jì)效果的一致性。 時(shí)序仿真是在綜合、布局布線后，也即電路已經(jīng)映射到特定的工藝環(huán)境后，考慮器件延時(shí)的情況下對(duì)布局布線的網(wǎng)絡(luò)表文件進(jìn)行的一種仿真，其中器件延時(shí)信息通過反向標(biāo)注時(shí)序延時(shí)信息實(shí)現(xiàn)的。,二、設(shè)計(jì)仿真,（1）建立矢量波形文件。 File|New 選擇Other Files ，選擇Vector Waveform File 。,1. 建立仿真文件,（2）添加引腳或節(jié)點(diǎn)。圖1-16，左鍵雙擊“Name”下方空白處，彈出“Insert Node or Bus”對(duì)話框，如圖1-17所示。單擊對(duì)話框“Node Finder”按鈕后，彈出“N

10、ode Finder”對(duì)話框，如圖1-18所示。,（3）編輯輸入信號(hào)并保存文件。在圖1-22中單擊“Name”下方的“A”，即選中該行的波形。在本例中將輸入信號(hào)“A”設(shè)置為時(shí)鐘信號(hào)，單擊工具欄中的 按鈕，彈出“Clock”對(duì)話框，此時(shí)可以修改信號(hào)的周期、相位和占空比。設(shè)置完后單擊“OK”按鈕，輸入信號(hào)“A”設(shè)置完畢。同理設(shè)置其他輸入信號(hào)“B”，最后單擊保存文件按鈕 ，根據(jù)提示完成保存工作，如圖1-23所示。同時(shí)，為了方便讀者熟悉其他波形編輯工具的使用，在圖1-24中標(biāo)注了其他波形編輯工具的功能。,功能仿真是忽略延時(shí)的仿真，是理想的仿真。怎么設(shè)計(jì)功能仿真？ 首先在圖1-23中單擊“Assignm

11、ents”菜單下的“Settings”命令，如圖1-25，單擊左側(cè)標(biāo)題欄中的“Simulator”選項(xiàng)后，在右側(cè)的“Simulation mode”的下拉菜單中選擇“Functional”選項(xiàng)即可（軟件默認(rèn)的是“Timing”選項(xiàng)），單擊“OK”按鈕后完成設(shè)置。,2. 功能仿真,后需要生成功能仿真網(wǎng)絡(luò)表。單擊“Processing”菜單下的“Generate Functional Netlist”命令后會(huì)自動(dòng)創(chuàng)建功能仿真網(wǎng)絡(luò)表，如圖1-26所示。完成后會(huì)彈出相應(yīng)提示框，單擊“確定”即可。最后進(jìn)行功能仿真，如圖1-27所示。從圖中可以看出仿真后的波形沒有延時(shí)，半加器的兩個(gè)加數(shù)作為輸入信號(hào)，得到了

12、對(duì)應(yīng)的和與進(jìn)位。,QuartusII中默認(rèn)的仿真為時(shí)序仿真，在圖1-23中直接單擊仿真按鈕即可。如果做完功能仿真后進(jìn)行時(shí)序仿真，需要在“Assignments”“Settings” “Simulator”選項(xiàng)后，在右側(cè)的“Simulation mode”的下拉菜單中選擇“Timing”選項(xiàng)即可。仿真完成后的窗口如圖1-28所示。觀察波形，可以知道輸入輸出之間有一定的延時(shí)。,3.時(shí)序仿真,三、引腳鎖定,引腳鎖定是為了對(duì)所設(shè)計(jì)的工程進(jìn)行硬件測(cè)試，將輸入/輸出信號(hào)鎖定在器件的某些引腳上。單擊“Assigments”菜單下的“Pins”命令，在彈出的對(duì)話框如圖1-29所示，在下方的列表中列出了本項(xiàng)目所

13、有的輸入/輸出引腳名。,在圖1-29中，雙擊與輸入端“A”對(duì)應(yīng)的“Location”選項(xiàng)后彈出引腳列表，從中選擇合適的引腳，則輸入“A”的引腳鎖定完畢。同理完成其他引腳的鎖定，如圖1-30。,四、編程下載,1. 編譯 鎖定引腳后必須再次編譯,才能存儲(chǔ)這些引腳鎖定的信息,單擊編譯按鈕執(zhí)行編譯。 2. 配置下載電纜 在“Tools”菜單下選擇“Programmer”命令，或者直接單擊工具欄上的 按鈕，彈出如圖1-31所示的頁(yè)面。,編程下載是將本次設(shè)計(jì)所生成的文件通過計(jì)算機(jī)下載到實(shí)驗(yàn)箱里，來驗(yàn)證此次設(shè)計(jì)是否能夠達(dá)到預(yù)期目的。需要進(jìn)行以下幾個(gè)步驟：,單擊“Hardware Setup”按鈕，彈出“ H

14、ardware Setup”對(duì)話框，如圖1-32所示。單擊“Add Hardware”按鈕設(shè)置下載電纜，彈出如圖1-33所示的對(duì)話框。在 “Hardware type” 一欄中選擇“ByteBlasterMV or ByteBlaster II”后單擊“OK”按鈕，下載電纜配置完成。設(shè)置成如圖1-34所示的選項(xiàng)后，單擊 “Close”按鈕即可。一般情況下，如果下載電纜不更換，一次配置就可以長(zhǎng)期使用，不需要每次都設(shè)置。,3.下載模式,JTAG模式是軟件的默認(rèn)下載模式，相應(yīng)的下載文件為“.sof”格式。在“Mode”一欄中還可以選擇其他的下載模式，例如，Passive Serial、Active

15、Serial Programming和In-Socket Programming。勾選圖1-31中下載文件“half_add.sof”右側(cè)的第一個(gè)小方框，也可以根據(jù)需要勾選其他的小方框。將下載電纜連接好后，單擊“Start”按鈕計(jì)算機(jī)就開始下載編程文件，這樣在實(shí)驗(yàn)箱上就可以驗(yàn)證實(shí)驗(yàn)效果了。 到這里，我們都演示了QuartusII軟件的全部使用過程，從建立工程，VHDL語(yǔ)言設(shè)計(jì)輸入，設(shè)計(jì)仿真到編程下載都演示了一遍，讀者跟著上面的操作，就能夠到達(dá)最后的程序下載，在EDA實(shí)驗(yàn)箱上看到最終的效果。,五、原理圖輸入,在圖1-9中，單擊“File”菜單下的“New”命令或者使用快捷鍵Ctrl+N，在彈出“

16、New”對(duì)話框如圖1-35所示。在“Device Design Files”頁(yè)面下雙擊“Block Diagram/Schematic File”選項(xiàng)（或選中該項(xiàng)后單擊“OK”按鈕）后建立新文件，如圖1-36所示。,（1）建立文件。,（2）選擇元件。在原理圖編輯窗中的任何一個(gè)位置上雙擊鼠標(biāo)的左鍵將跳出一個(gè)元件選擇窗。,（3）連接各元器件并命名。,在圖1-39中，將光標(biāo)移到input右側(cè)，待變成十字形光標(biāo)時(shí)，按下鼠標(biāo)左鍵（或選中工具欄中的 工具，光標(biāo)自動(dòng)會(huì)變成十字形的連線狀態(tài)），再將光標(biāo)移動(dòng)到異或門的左側(cè)，待連接點(diǎn)上出現(xiàn)藍(lán)色的小方塊后釋放鼠標(biāo)左鍵，即可看到input和異或門之間有一條連線生成。

17、重復(fù)上面的方法將1-39圖中各種符號(hào)連接起來，如圖1-40所示。 雙擊pin_name使其底色變?yōu)楹谏?，輸入A(或雙擊input，彈出“Pin Properties”對(duì)話框，在“Pin name”一欄中填上名字A)，將其他引腳使用同樣的方法命名。,（4）保存文件。,在圖1-40中單擊保存文件按鈕。在彈出的對(duì)話框中的“文件名”下，輸入原理圖文件的名稱“half_add.bdf”，單擊“保存”按鈕即可保存文件，如圖1-41所示。,（5）編譯工程,在圖1-41中單擊水平工具條上的編譯按鈕，或選擇菜單Processing下的Start Complilation，開始編譯，并伴隨著進(jìn)度不斷地變化，編譯

18、完成后的窗口如圖1-42所示。 如果編譯過程出現(xiàn)錯(cuò)誤，要根據(jù)提示將錯(cuò)誤改正，保存后再次編譯，直到編譯無錯(cuò)誤為止。 到此在QuartusII軟件中使用原理圖輸入設(shè)計(jì)完成，接下來是將繪制好的原理圖設(shè)計(jì)進(jìn)行仿真，以驗(yàn)證原理圖設(shè)計(jì)是否能夠達(dá)到預(yù)期目的。仿真方法與VHDL語(yǔ)言文件的方法一樣,生成元件符號(hào) 執(zhí)行File-Create/Update-Create Symbol File for Current File命令將本設(shè)計(jì)電路封裝成一個(gè)元件符號(hào)，供以后在原理圖編輯器下進(jìn)行層次設(shè)計(jì)時(shí)調(diào)用。,生成元件符號(hào) 生成的符號(hào)存放在本工程目錄下，文件后綴名.bsf,編程下載對(duì)話框,1、JTAG編程下載模式,Quartus II器件編程,AS主動(dòng)串行編程式的 操作步驟如下： （1）選擇Quartus 主窗口Assignments 菜Device命令，進(jìn)入 Settings對(duì)話框的 Device頁(yè)面進(jìn)行設(shè) 置，如右圖。,2、AS主動(dòng)串行編 程模式,Quar