1、2020/9/23,1,一、用門(mén)電路直接驅(qū)動(dòng)顯示器件,2.9.2 帶負(fù)載時(shí)的接口電路,門(mén)電路的輸入為低電平，輸出為高電平時(shí)，LED發(fā)光,當(dāng)輸入信號(hào)為高電平，輸出為低電平時(shí)，LED發(fā)光,2020/9/23,2,二、機(jī)電性負(fù)載接口,在工程實(shí)踐中，常用數(shù)字電路控制機(jī)電性系統(tǒng)的功能。原理是用數(shù)字電路控制繼電器，進(jìn)一步用繼電器的開(kāi)關(guān)觸點(diǎn)控制機(jī)電性系統(tǒng)的電機(jī)設(shè)備。對(duì)于額定值大的繼電器，需要用運(yùn)算放大器將數(shù)字電路輸出電壓和電流提升到必須的數(shù)模電壓和電流接口值。對(duì)于小型繼電器，可以在數(shù)字電路后將兩個(gè)反相器并聯(lián)作為驅(qū)動(dòng)電路。,2020/9/23,3,2.9.3 抗干擾措施,一、 多余輸入端的處理措施,集成邏輯門(mén)

2、電路在使用時(shí)，一般不讓多余輸入端懸空，以防止干擾信號(hào)的引入。對(duì)多余輸入端的處理以不改變電路的工作狀態(tài)（邏輯關(guān)系）及穩(wěn)定可靠為原則。 對(duì)于TTL與非門(mén)，一般可將多余輸入端通過(guò)上拉電阻（13K）接電源正極。對(duì)于TTL或非門(mén)，一般可將多余輸入端通過(guò)一限流電阻（100）接地。 對(duì)于CMOS電路，多余輸入端可根據(jù)需要使之接地（或非門(mén)）或直接接電源（與非門(mén)）。,二、 去耦合濾波器,三、 接地和安裝工藝,2020/9/23,4,第二章 小結(jié),一、半導(dǎo)體二極管、三極管和 MOS 管,是數(shù)字電路中的基本開(kāi)關(guān)元件，一般都工作在開(kāi)關(guān)狀態(tài)。,1. 半導(dǎo)體二極管：,是不可控的，利用其開(kāi)關(guān)特性可構(gòu)成二極管與門(mén)和或門(mén)。,2

3、. 半導(dǎo)體三極管：,是一種用電流控制且具有放大特性的開(kāi) 關(guān)元件， 利用三極管的飽和導(dǎo)通與截止 特性可構(gòu)成 非門(mén) 和其它 TTL 集成門(mén)電 路。,3. MOS管：,是一種具有放大特性的由電壓控制的開(kāi)關(guān)元件，利用 N 溝道 MOS 管和 P 溝道 MOS 管可構(gòu)成CMOS 反相器和其它 CMOS 集成門(mén)電路。,2020/9/23,5,二、分立元件門(mén)電路,主要介紹了由半導(dǎo)體二極管、三極管和 MOS 管構(gòu)成的與門(mén)、或門(mén)和非門(mén)。,雖然，分立元件門(mén)電路不是本章的重點(diǎn)，但是通過(guò)對(duì)這些電路的分析，可以體會(huì)到與、或、非三種最基本的邏輯運(yùn)算，是如何用半導(dǎo)體電子電路實(shí)現(xiàn)的，這將有助于后面集成門(mén)電路的學(xué)習(xí)。,2020

4、/9/23,6,三、集成門(mén)電路 本章重點(diǎn),主要介紹了 CMOS 和 TTL 集成門(mén)電路，重點(diǎn)應(yīng)放在它們的輸出與輸入之間的邏輯特性和外部電氣特性上。,1. 邏輯特性（邏輯功能）：,普通功能 與門(mén)、或門(mén)、非門(mén)、與非門(mén)、或非門(mén)、與或非 門(mén)和異或門(mén)。,特殊功能 三態(tài)門(mén)、OC門(mén)、OD門(mén)和傳輸門(mén)。,2. 電氣特性：,靜態(tài)特性 主要是輸入特性、輸出特性和傳輸特性。,動(dòng)態(tài)特性 主要是傳輸延遲時(shí)間的概念。,2020/9/23,7,四、集成門(mén)電路使用中應(yīng)注意的幾個(gè)問(wèn)題,工作電源,VCC = 5 V,VDD = 3 18 V,輸出電平,UOL= 0.3 V UOH = 3.6 V,UOL 0 V UOH VDD,U

5、TH = 0.5 VDD,UTH = 1.4 V,閾值電壓,輸入端串 接電阻Ri,當(dāng) Ri Ron（2.5 k ）,輸入由 0 1,在一定范圍內(nèi)，Ri的改 變不會(huì)影響輸入電平,輸入端 懸空,即 Ri = ,輸入為 “1”,多余輸入 端的處理,1. 與門(mén)、與非門(mén)接電源；或門(mén)、或非門(mén)接地。,2. 與其它輸入端并聯(lián)。,2020/9/23,8,練習(xí) 寫(xiě)出圖中所示各個(gè)門(mén)電路輸出端的邏輯表達(dá)式。,TTL,CMOS,100,100k,= 1,100,100k,= 1,= 1,100,100k,100,100k,= 0,2020/9/23,9,練習(xí) 寫(xiě)出圖中所示各個(gè)門(mén)電路輸出端的邏輯表達(dá)式。,TTL,CMOS

6、,100,100k,100,100k,2020/9/23,10,例（T2.4.1）為什么說(shuō)TTL與非門(mén)的輸入端在以下4種接法下都屬于邏輯0：（1）輸入端接地；（2）輸入端接低于 0.8V 的電源；（3）輸入端接同類(lèi)與非門(mén)的輸出低電平 0.2 V；（4）輸入端通過(guò)500的電阻接地。,解：,因?yàn)檫壿? 表示低電平，而 的電壓都屬于TTL與非門(mén)的輸入低電平UIL，所以這3種接法都屬于邏輯0。,（4）因?yàn)?Ri = 500Roff ,所以u(píng)I 屬于邏輯0 。,例（T2.4.1）為什么說(shuō)TTL與非門(mén)的輸入端在以下4種接法下都屬于邏輯1： （1）輸入端懸空；（2）輸入端接高于 2 V 的電源；（3）輸入端

7、接同類(lèi)與非門(mén)的輸出高電平 3.6 V；（4）輸入端通過(guò)10K的電阻接地。,解：,因?yàn)檫壿? 表示高電平，而 的電壓都屬于TTL與非門(mén)的輸入高電平UIH，所以這3種接法都屬于邏輯1。,（4）因?yàn)?Ri = 10K Ron ,所以u(píng)I 屬于邏輯1 。,2020/9/23,11,五、TTL與CMOS的區(qū)別,1.電平： TTL： 輸出 L： 2.4V 輸入 L： 2.0V 噪聲容限是0.4V CMOS： 高電平電壓接近于電源電壓， 低電平電壓接近于0V，噪聲容限很大,因?yàn)門(mén)TL和COMS的高低電平的值不一樣，所以互相連接時(shí)需要電平的轉(zhuǎn)換：就是用兩個(gè)電阻對(duì)電平分壓 或者外加上拉電阻接電源。,2020/9

8、/23,12,（2）CMOS是場(chǎng)效應(yīng)管構(gòu)成，是電壓控制器件；TTL為雙極晶體管構(gòu)成，是電流控制器件；,（3）CMOS的高低電平之間相差比較大、抗干擾性強(qiáng)，TTL則相差小，抗干擾能力差；,（4）TTL電路的速度快，傳輸延遲時(shí)間短，為5-10ns，但是功耗大，COMS電路的速度慢，傳輸延遲時(shí)間長(zhǎng)，為25-50ns，但功耗低；,（5）CMOS比TTL驅(qū)動(dòng)能力強(qiáng)。,2020/9/23,13,(1) 二-八轉(zhuǎn)換:,5,7,(2) 八-二轉(zhuǎn)換:,每位 8 進(jìn)制數(shù)轉(zhuǎn)換為相應(yīng) 3 位二進(jìn)制數(shù),011,001,.,100,111,每 3 位二進(jìn)制數(shù)相當(dāng)一位 8 進(jìn)制數(shù),011,111,101,.,110,100

9、,0,0,0,2,3,4,0,6,2,數(shù)制轉(zhuǎn)換,2020/9/23,14,（3）二-十六轉(zhuǎn)換：,每 4 位二進(jìn)制數(shù)相當(dāng)一位 16 進(jìn)制數(shù),A,1,（4）十六-二轉(zhuǎn)換：,每位 16 進(jìn)制數(shù)換為相應(yīng)的 4 位二進(jìn)制數(shù),2020/9/23,15,一、已知邏輯函數(shù)畫(huà)卡諾圖,（1） 將函數(shù)化為最小項(xiàng)之和的形式；,（2）在卡諾圖中找出和表達(dá)式中最小項(xiàng)對(duì)應(yīng)的小方格填上1，其余的小方格填上0（有時(shí)也可用空格表示），任何邏輯函數(shù)都等于其卡諾圖中為1的方格所對(duì)應(yīng)的最小項(xiàng)之和。,例如：四變量的卡諾圖,AB,CD,00,01,11,10,00,01,11,10,m0,m1,m2,m3,m4,m5,m6,m7,m12,

10、m13,m14,m15,m8,m9,m10,m11,卡諾圖化簡(jiǎn)法,2020/9/23,16,二、化簡(jiǎn)的步驟,（1）將邏輯函數(shù)寫(xiě)成最小項(xiàng)表達(dá)式。,（2）按最小項(xiàng)表達(dá)式填卡諾圖，凡式中包含的最小項(xiàng)，其對(duì)應(yīng)方格填1，其余方格填0。,（3）合并最小項(xiàng)，即將循環(huán)相鄰的1方格圈成一組（包圍圈），每一組含2n個(gè)方格（最小項(xiàng)），對(duì)應(yīng)每個(gè)包圍圈寫(xiě)出一個(gè)新的乘積項(xiàng)。,（4） 將所有包圍圈對(duì)應(yīng)乘積項(xiàng)相加。,2020/9/23,17,三、畫(huà)包圍圈的原則：,(1)包圍圈內(nèi)的方格數(shù)一定是2n個(gè)，且包圍圈必須呈矩形。,(2) 圈越大越好，但圈的個(gè)數(shù)越少越好。,(3) 最小項(xiàng)可重復(fù)被圈，但每個(gè)圈中至少有一個(gè)新的最小項(xiàng)。,(4) 必須把組成函數(shù)的全部最小項(xiàng)圈完，并做認(rèn)真比較、檢查才能寫(xiě)出最簡(jiǎn)與或式。,2020/9/23,18,用卡諾圖化簡(jiǎn)邏輯函數(shù),化簡(jiǎn)步驟:,(1) 畫(huà)函數(shù)的卡諾圖,(2) 合并最小項(xiàng)： 畫(huà)包圍圈,(3) 寫(xiě)出最簡(jiǎn)與或表達(dá)式,例1：,1,1,1,1,1,1,1,解,2020/9/23,19,用卡諾圖化簡(jiǎn)邏輯函數(shù),例2：,1,1,1,1,1,1,1,解,1,2020/9/23,20,用卡諾圖化簡(jiǎn)邏輯函數(shù),例3：,1,1,1,1,1,1,1,解,