1、成 績(jī) 評(píng) 定 表學(xué)生姓名班級(jí)學(xué)號(hào)專 業(yè)課程設(shè)計(jì)題目評(píng)語(yǔ)組長(zhǎng)簽字：成績(jī)?nèi)掌?201年月日課程設(shè)計(jì)任務(wù)書(shū)學(xué) 院專 業(yè)學(xué)生姓名班級(jí)學(xué)號(hào)課程設(shè)計(jì)題目實(shí)踐教學(xué)要求與任務(wù):一、內(nèi)容及要求： 利用所學(xué)的EDA設(shè)計(jì)方法設(shè)計(jì)數(shù)字頻率計(jì)，熟練使用使用QUARTUSII應(yīng)用軟件，進(jìn)一步學(xué)習(xí)使用VHDL語(yǔ)言、原理圖等EDA設(shè)計(jì)方法進(jìn)行綜合題目的方法。1調(diào)試底層模塊，并時(shí)序仿真。2.設(shè)計(jì)頂層模塊，并時(shí)序仿真。3.撰寫(xiě)課程設(shè)計(jì)報(bào)告，設(shè)計(jì)報(bào)告要求及格式見(jiàn)附件。二、功能要求：設(shè)計(jì)一個(gè)思維十進(jìn)制的數(shù)字頻率計(jì)。要求具有以下功能;(1) 測(cè)量范圍：1HZ10HZ。(2) 測(cè)量誤差1(3) 響應(yīng)時(shí)間15s。(4) 顯示時(shí)間不小于1

2、s。(5) 具有記憶顯示的功能。即在測(cè)量過(guò)程中不刷新數(shù)據(jù)。等數(shù)據(jù)過(guò)程結(jié)束后才顯示測(cè)量結(jié)果。給出待測(cè)信號(hào)的頻率值。并保存到下一次測(cè)量結(jié)束。包括時(shí)基產(chǎn)生與測(cè)評(píng)時(shí)序控制電路模塊。以及待測(cè)信號(hào)脈沖計(jì)數(shù)電路模塊和鎖存與譯碼顯示控制電路。工作計(jì)劃與進(jìn)度安排:課程設(shè)計(jì)時(shí)間為10天（2周） 1、調(diào)研、查資料1天。 2、總體方案設(shè)計(jì)2天。 3、代碼設(shè)計(jì)與調(diào)試5天。 4、撰寫(xiě)報(bào)告1天。 5、驗(yàn)收1天。指導(dǎo)教師： 201年月日專業(yè)負(fù)責(zé)人：201年月日學(xué)院教學(xué)副院長(zhǎng)：201年月日目錄1.設(shè)計(jì)要求22、設(shè)計(jì)目的23.總體設(shè)計(jì)思路及解決方案23.1相關(guān)知識(shí)23.3、設(shè)計(jì)思路及解決方案44.分層次方案設(shè)計(jì)及代碼描述54.1

3、底層程序源碼54.2頂層程序源碼105.各模塊的時(shí)序仿真結(jié)果126.設(shè)計(jì)心得15數(shù)字頻率計(jì)課程設(shè)計(jì)1.設(shè)計(jì)要求設(shè)計(jì)一個(gè)四位十進(jìn)制的數(shù)字頻率計(jì)。要求具有以下功能：（1）測(cè)量范圍：1HZ10HZ。 (2) 測(cè)量誤差1（3）響應(yīng)時(shí)間15s。（4）顯示時(shí)間不小于1s。（5）具有記憶顯示的功能。即在測(cè)量過(guò)程中不刷新數(shù)據(jù)。等數(shù)據(jù)過(guò) 程結(jié)束后才顯示測(cè)量結(jié)果。給出待測(cè)信號(hào)的頻率值。并保存到 下一次測(cè)量結(jié)束。（6）包括時(shí)基產(chǎn)生與測(cè)評(píng)時(shí)序控制電路模塊。以及待測(cè)信號(hào)脈沖計(jì) 數(shù)電路模塊和鎖存與譯碼顯示控制電路。2、設(shè)計(jì)目的通過(guò)綜合性課程設(shè)計(jì)題目的完成過(guò)程，運(yùn)用所學(xué)EDA知識(shí)，解決生活中遇到的實(shí)際問(wèn)題，達(dá)到活學(xué)活用，所

4、學(xué)為所用的目的，進(jìn)一步理解EDA的學(xué)習(xí)目的，提高實(shí)際應(yīng)用水平。本次設(shè)計(jì)的數(shù)字頻率計(jì)具有精度高、使用方便、測(cè)量迅速、便于實(shí)現(xiàn)測(cè)量過(guò)程自動(dòng)化等優(yōu)點(diǎn)，是頻率測(cè)量的重要手段之一。數(shù)字頻率計(jì)主要包括時(shí)基產(chǎn)生與測(cè)評(píng)時(shí)序控制電路模塊、待測(cè)信號(hào)脈沖計(jì)數(shù)電路、譯碼顯示與鎖存控制電路模塊。3.總體設(shè)計(jì)思路及解決方案3.1相關(guān)知識(shí)Quartus II 是Altera公司的綜合性PLD開(kāi)發(fā)軟件，支持原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程

5、。Quartus II可以在XP、Linux以及Unix上使用，除了可以使用Tcl腳本完成設(shè)計(jì)流程外，提供了完善的用戶圖形界面設(shè)計(jì)方式。具有運(yùn)行速度快，界面統(tǒng)一，功能集中，易學(xué)易用等特點(diǎn)。Quartus II支持Altera的IP核，包含了LPM/MegaFunction宏功能模塊庫(kù)，使用戶可以充分利用成熟的模塊，簡(jiǎn)化了設(shè)計(jì)的復(fù)雜性、加快了設(shè)計(jì)速度。對(duì)第三方EDA工具的良好支持也使用戶可以在設(shè)計(jì)流程的各個(gè)階段使用熟悉的第三放EDA工具。此外，Quartus II 通過(guò)和DSP Builder工具與Matlab/Simulink相結(jié)合，可以方便地實(shí)現(xiàn)各種DSP應(yīng)用系統(tǒng)；支持Altera的片上可編

6、程系統(tǒng)（SOPC）開(kāi)發(fā)，集系統(tǒng)級(jí)設(shè)計(jì)、嵌入式軟件開(kāi)發(fā)、可編程邏輯設(shè)計(jì)于一體，是一種綜合性的開(kāi)發(fā)平臺(tái)。Maxplus II 作為Altera的上一代PLD設(shè)計(jì)軟件，由于其出色的易用性而得到了廣泛的應(yīng)用。目前Altera已經(jīng)停止了對(duì)Maxplus II 的更新支持，Quartus II 與之相比不僅僅是支持器件類型的豐富和圖形界面的改變。Altera在Quartus II 中包含了許多諸如SignalTap II、Chip Editor和RTL Viewer的設(shè)計(jì)輔助工具，集成了SOPC和HardCopy設(shè)計(jì)流程，并且繼承了Maxplus II 友好的圖形界面及簡(jiǎn)便的使用方法。Altera Qua

7、rtus II 作為一種可編程邏輯的設(shè)計(jì)環(huán)境, 由于其強(qiáng)大的設(shè)計(jì)能力和直觀易用的接口，越來(lái)越受到數(shù)字系統(tǒng)設(shè)計(jì)者的歡迎。 Altera的Quartus II可編程邏輯軟件屬于第四代PLD開(kāi)發(fā)平臺(tái)。該平臺(tái)支持一個(gè)工作組環(huán)境下的設(shè)計(jì)要求，其中包括支持基于Internet的協(xié)作設(shè)計(jì)。Quartus平臺(tái)與Cadence、ExemplarLogic、 MentorGraphics、Synopsys和Synplicity等EDA供應(yīng)商的開(kāi)發(fā)工具相兼容。改進(jìn)了軟件的LogicLock模塊設(shè)計(jì)功能，增添了FastFit編譯選項(xiàng)，推進(jìn)了網(wǎng)絡(luò)編輯性能，而且提升了調(diào)試能力。3.2 設(shè)計(jì)思路及原理圖數(shù)字頻率計(jì)是一種用十

8、進(jìn)制數(shù)字顯示被測(cè)信號(hào)頻率的數(shù)字測(cè)量?jī)x器.它的基本功能是測(cè)量方波信號(hào)及其他各種單位時(shí)間內(nèi)變化的物理量。本數(shù)字頻率計(jì)采用自頂向下的設(shè)計(jì)思想，通過(guò)閘門(mén)提供的1s閘門(mén)時(shí)間對(duì)被測(cè)信號(hào)進(jìn)行計(jì)數(shù)及測(cè)出的被測(cè)信號(hào)的頻率，測(cè)出的頻率再通過(guò)譯碼器譯碼后輸出給顯示器顯示。根據(jù)系統(tǒng)設(shè)計(jì)的要求，數(shù)字頻率計(jì)的電路原理框圖如下：圖3.1 數(shù)字頻率計(jì)的電路原理框圖3.3、設(shè)計(jì)思路及解決方案設(shè)計(jì)方案自頂向下設(shè)計(jì)，底層模塊分時(shí)基產(chǎn)生與測(cè)評(píng)時(shí)序控制電路模塊、待測(cè)信號(hào)脈沖計(jì)數(shù)電路模塊、譯碼顯示與鎖存控制電路模塊。（1）時(shí)基產(chǎn)生與測(cè)評(píng)時(shí)序控制電路模塊：設(shè)計(jì)頻率記得關(guān)鍵是設(shè)計(jì)一個(gè)測(cè)頻率控制信號(hào)發(fā)生器（即時(shí)基產(chǎn)生與測(cè)評(píng)時(shí)序控制電路模塊），

9、產(chǎn)生測(cè)量頻率 控制時(shí)序?？刂茣r(shí)鐘信號(hào)clk取為1Hz，二分頻后即可產(chǎn)生一個(gè)脈寬為1s的時(shí)鐘control-en ,以此作為計(jì)數(shù)閘門(mén)信號(hào)。當(dāng)control-en為高電平時(shí)，允許計(jì)數(shù)；當(dāng)control-en的下降沿時(shí)，應(yīng)產(chǎn)生一個(gè)鎖存信號(hào)，將計(jì)數(shù)值保存起來(lái)；鎖存數(shù)據(jù)后，在下一個(gè)control-en上升沿到來(lái)之前對(duì)計(jì)數(shù)器清零，為下次計(jì)數(shù)做準(zhǔn)備。（2）待測(cè)信號(hào)脈沖計(jì)數(shù)電路模塊 待測(cè)信號(hào)脈沖計(jì)數(shù)電路模塊就是計(jì)數(shù)器，計(jì)數(shù)器以待測(cè)信號(hào)作為時(shí)鐘，在清零信號(hào)clr到來(lái)時(shí)，異步清零；使能信號(hào)en為高電平時(shí)允許計(jì)數(shù)，為低電平時(shí)禁止計(jì)數(shù)。（3）鎖存與譯碼顯示控制電路模塊 鎖存器在control-en下降沿到來(lái)時(shí)，將計(jì)數(shù)

10、器的計(jì)數(shù)值鎖存，這樣就不會(huì)因?yàn)橹芷谛缘那辶阈盘?hào)而不斷閃爍了。譯碼顯示電路將計(jì)數(shù)器測(cè)得的BCD碼數(shù)字轉(zhuǎn)換為七段晶體管LED顯示（09），顯示出十進(jìn)制的數(shù)字結(jié)果。4.分層次方案設(shè)計(jì)及代碼描述4.1底層程序源碼1、時(shí)基產(chǎn)生與測(cè)頻時(shí)序控制電路模塊的VHDL源程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity control is port (clk:in std_logic; -定義輸入 rst,ena: out std_logic); -定義輸出end control;architectu

11、re behv of control isbegin process (clk) -clk為敏感信號(hào) variable cqi :std_logic_vector(2 downto 0);begin if clkevent and clk=1 then -時(shí)鐘上升沿 if cqi 1 then cqi:=cqi+1;ena=1;rst0); ena=0;rst0); -執(zhí)行清零 elsif fxevent and fx=1 then -fx上升沿 if ena =1 then -如果使能信號(hào)為1 if cqi 9 then cqi:=cqi+1;cout0); cout0); -使能信號(hào)為0

12、end if;end if; outy fx,rst=rst,ena=ena,cout=e(0),outy=d(3 downto 0);u2:cnt10 port map(fx=e(0),rst=rst,ena=ena,cout=e(1),outy=d(7 downto 4);u3:cnt10 port map(fx=e(1),rst=rst,ena=ena,cout=e(2),outy=d(11 downto 8);u4:cnt10 port map(fx=e(2),rst=rst,ena=ena,cout=e(3),outy=d(15 downto 12);end architecture

13、 one;（3）鎖存器的VHDL源程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity latch4 isport(d:in std_logic_vector(15 downto 0); -d,ena,clk為鎖存器輸入ena,clk:in std_logic;q:out std_logic_vector(15 downto 0); -q為鎖存器輸出 end latch4;architecture one of latch4 isbeginprocess(clk,ena,d) -ck,

14、d,ena為敏感信號(hào)variable cqi:std_logic_vector(15 downto 0);beginif ena=0 then cqi:=cqi;elsif clkevent and clk=1 then cqi:=d;end if;qaaaaaaaaaaaaaaaa=; end case; end process; end ;library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity latch4 isport(d:in std_logic_vector(15 downto 0

15、); -d,ena,clk為鎖存器輸入ena,clk:in std_logic;q:out std_logic_vector(15 downto 0); -q為鎖存器輸出 end latch4;architecture one of latch4 isbeginprocess(clk,ena,d) -ck,d,ena為敏感信號(hào)variable cqi:std_logic_vector(15 downto 0);beginif ena=0 then cqi:=cqi;elsif clkevent and clk=1 then cqi:=d;end if;qclk,ena=x,rst=z);u2:

16、 cnt10_4 port map(fx=fx,rst=z,ena=x,d=g);u3: latch4 port map(clk=clk,ena=x,d=g,q=h);u4: led_controller port map(d(3 downto 0)=h(3 downto 0),a(6 downto 0)=leds(6 downto 0);u5: led_controller port map(d(3 downto 0)=h(7 downto 4),a(6 downto 0)=leds(13 downto 7);u6: led_controller port map(d(3 downto 0)

17、=h(11 downto 8),a(6 downto 0)=leds(20 downto 14);u7: led_controller port map(d(3 downto 0)=h(15 downto 12),a(6 downto 0)=leds(27 downto 21);ledout=leds;end; -結(jié)束5.各模塊的時(shí)序仿真結(jié)果圖5.1時(shí)基產(chǎn)生與測(cè)頻時(shí)序控制電路模塊的仿真結(jié)果圖5.2 10進(jìn)制計(jì)數(shù)器的仿真結(jié)果圖5.3 4位10進(jìn)計(jì)數(shù)器的仿真結(jié)果圖5.4 鎖存器的仿真結(jié)果圖5.5 譯碼顯示電路的仿真結(jié)果圖5.6 總體例化的仿真結(jié)果6.設(shè)計(jì)心得本課設(shè)給出了利用VHDL設(shè)計(jì)數(shù)字頻率計(jì)的方法。比較與用芯片搭電路進(jìn)行硬件實(shí)現(xiàn)來(lái)說(shuō)是一種新的嘗試,通過(guò)仿真調(diào)試到下載試驗(yàn)，結(jié)果都能清楚明了地顯示出來(lái),相當(dāng)?shù)目旖莺头奖?不同模塊之間相互獨(dú)立，底層模塊的修改不會(huì)影響其他模塊的工作，采用這種設(shè)計(jì)方法設(shè)計(jì)結(jié)構(gòu)清晰，層次清楚，便于對(duì)設(shè)計(jì)進(jìn)行修改。隨著EDA技術(shù)的發(fā)展，CPLD/FAGA芯片的廣泛應(yīng)用，VHDL極大地顯示了硬件描述語(yǔ)言的魅力。數(shù)字電路系統(tǒng)的設(shè)計(jì)變得像軟件設(shè)計(jì)一樣靈活，復(fù)雜的電路可以通過(guò)VHDL編程器的電路合成方式，輕易而且