電子設(shè)計(jì)自動(dòng)化應(yīng)用技術(shù)FPGA應(yīng)用篇,EDA技術(shù),第一講EDA技術(shù)概述,EDA是什么？本課程要學(xué)什么？怎樣學(xué)？,前言（課程簡(jiǎn)介）,EDA是什么？,EDA是電子設(shè)計(jì)自動(dòng)化（ElectronicDesignAutomation）的縮寫(xiě)EDA的廣義定義范圍包括：1、半導(dǎo)體工藝設(shè)計(jì)自動(dòng)化；2、可編程器件設(shè)計(jì)自動(dòng)化；3、電子系統(tǒng)設(shè)計(jì)自動(dòng)化；4、印刷電路板設(shè)計(jì)自動(dòng)化；5、仿真與測(cè)試、故障診斷自動(dòng)化；6、形式驗(yàn)證自動(dòng)化。以上各部分統(tǒng)稱(chēng)為EDA工程,EDA技術(shù)的狹義定義：,以大規(guī)?？删幊踢壿嬈骷樵O(shè)計(jì)載體，以硬件描述語(yǔ)言為邏輯描述的主要表達(dá)方式，以計(jì)算機(jī)、大規(guī)?？删幊唐骷拈_(kāi)發(fā)工具軟件及實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)為設(shè)計(jì)工具，自動(dòng)完成用軟件方式描述的電子系統(tǒng)到硬件系統(tǒng)的編譯、化簡(jiǎn)、分割、綜合及優(yōu)化、布局布線(xiàn)、仿真，直至完成對(duì)于特定目標(biāo)芯片的適配編譯、邏輯映射、編程下載等工作，最終形成集成電子系統(tǒng)或?qū)Ｓ眉尚酒囊婚T(mén)多學(xué)科融合的新技術(shù)。,EDA技術(shù)的主要內(nèi)容,實(shí)現(xiàn)載體：大規(guī)?？删幊踢壿嬈骷≒LD:ProgrammableLogicDevice）描述方式：硬件描述語(yǔ)言（HDL:HarddescripationLauguage)VHDL、VerlogHDL等設(shè)計(jì)工具：開(kāi)發(fā)軟件、開(kāi)發(fā)系統(tǒng)硬件驗(yàn)證：實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng),EDA技術(shù)是：,一系列工具軟件與硬件（芯片）的集合；一個(gè)融合了多學(xué)科最新成果的新技術(shù)；代表了當(dāng)今電子設(shè)計(jì)技術(shù)的最新發(fā)展方向；工程師設(shè)計(jì)電子系統(tǒng)進(jìn)行工程應(yīng)用的實(shí)現(xiàn)方式之一；現(xiàn)代電子信息技術(shù)專(zhuān)業(yè)人才必備能力之一；大學(xué)生就業(yè)的一塊敲門(mén)磚；,本課程要學(xué)什么？,1、掌握EDA技術(shù)基本知識(shí)，1、2章包括：熟練掌握至少一種工具軟件開(kāi)發(fā)環(huán)境，4章學(xué)會(huì)使用一種硬件描述語(yǔ)言，5、6章了解可編程邏輯器件工作原理以及硬件電路設(shè)計(jì)方面的相關(guān)知識(shí)3、6章2、熟習(xí)專(zhuān)業(yè)領(lǐng)域及行業(yè)中如何應(yīng)用7章3、了解現(xiàn)代電子電路設(shè)計(jì)發(fā)展新技術(shù)8章,怎么學(xué)？,教與學(xué)的關(guān)系廣泛閱讀，培養(yǎng)興趣多動(dòng)手，勤實(shí)踐關(guān)于教材幾點(diǎn)要求1、保證上課出勤2、按時(shí)獨(dú)立完成課后作業(yè)3、珍惜每一次實(shí)驗(yàn)考查形式：平時(shí)出勤、作業(yè)，30%實(shí)驗(yàn)過(guò)程檢查，30%大作業(yè)（上機(jī)實(shí)驗(yàn)+設(shè)計(jì)報(bào)告）40%,推薦課外教材,EDA技術(shù)實(shí)用教程科學(xué)出版社EDA技術(shù)及應(yīng)用清華大學(xué)出版社EDA技術(shù)與VHDL清華大學(xué)出版社數(shù)字系統(tǒng)設(shè)計(jì)與VerilogHDL電子工業(yè)出版社基于FPGA的嵌入式開(kāi)發(fā)與應(yīng)用電子工業(yè)出版社硬件描述語(yǔ)言VHDL教程（基礎(chǔ)篇提高篇）西安交通大學(xué)出版社FPGA數(shù)字信號(hào)處理實(shí)現(xiàn)原理及方法清華大學(xué)出版社數(shù)字信號(hào)處理的FPGA實(shí)現(xiàn)清華大學(xué)出版社,一、EDA技術(shù)概述,1、EDA技術(shù)發(fā)展的三個(gè)階段1）、早期電子CAD階段20世紀(jì)70年代，屬EDA技術(shù)發(fā)展初期。利用計(jì)算機(jī)、二維圖形編輯與分析的CAD工具，完成布圖布線(xiàn)等高度重復(fù)性的繁雜工作。典型設(shè)計(jì)軟件如Tango布線(xiàn)軟件。2）、計(jì)算機(jī)輔助工程設(shè)計(jì)CAE階段20世紀(jì)80年代初，出現(xiàn)了低密度的可編程邏輯器件（PAL_ProgrammableArrayLogic和GAL_GenericArrayLogic），相應(yīng)的EDA開(kāi)發(fā)工具主要解決電路設(shè)計(jì)沒(méi)有完成之前的功能檢測(cè)等問(wèn)題。80年代后期，EDA工具已經(jīng)可以進(jìn)行初級(jí)的設(shè)計(jì)描述、綜合、優(yōu)化和設(shè)計(jì)結(jié)果驗(yàn)證。,3）、電子設(shè)計(jì)自動(dòng)化(EDA)階段,20世紀(jì)90年代，可編程邏輯器件迅速發(fā)展，出現(xiàn)功能強(qiáng)大的全線(xiàn)EDA工具。具有較強(qiáng)抽象描述能力的硬件描述語(yǔ)言(VHDL、VerilogHDL)及高性能綜合工具的使用，使過(guò)去單功能電子產(chǎn)品開(kāi)發(fā)轉(zhuǎn)向系統(tǒng)級(jí)電子產(chǎn)品開(kāi)發(fā)（即SOC_SystemOnaChip：?jiǎn)纹到y(tǒng)、或片上系統(tǒng)集成）。,2EDA技術(shù)及其發(fā)展,EDA技術(shù)在進(jìn)入21世紀(jì)后，得到了更大的發(fā)展，突出表現(xiàn)在以下幾個(gè)方面：,使電子設(shè)計(jì)成果以自主知識(shí)產(chǎn)權(quán)的方式得以明確表達(dá)和確認(rèn)成為可能；,在仿真和設(shè)計(jì)兩方面支持標(biāo)準(zhǔn)硬件描述語(yǔ)言的功能強(qiáng)大的EDA軟件不斷推出。,電子技術(shù)全方位納入EDA領(lǐng)域；,EDA使得電子領(lǐng)域各學(xué)科的界限更加模糊，更加互為包容；,2EDA技術(shù)及其發(fā)展（續(xù)）,更大規(guī)模的FPGA和CPLD器件的不斷推出；,基于EDA工具的ASIC設(shè)計(jì)標(biāo)準(zhǔn)單元已涵蓋大規(guī)模電子系統(tǒng)及IP核模塊；,軟硬件IP核在電子行業(yè)的產(chǎn)業(yè)領(lǐng)域、技術(shù)領(lǐng)域和設(shè)計(jì)應(yīng)用領(lǐng)域得到進(jìn)一步確認(rèn)；,SoC高效低成本設(shè)計(jì)技術(shù)的成熟。,SoC：SYSTEMONACHIP片上系統(tǒng),SoPC：SYSTEMONAPROGAMMABLECHIP可編程片上系統(tǒng),CSoC：CONFIGURABLESYSTEMONACHIP片上可配置系統(tǒng),注：以上三種系統(tǒng)可統(tǒng)稱(chēng)為片上系統(tǒng)，但是卻存在一定區(qū)別：后兩種更強(qiáng)調(diào)其可編程性能。,3、EDA技術(shù)應(yīng)用領(lǐng)域,專(zhuān)用集成電路開(kāi)發(fā)汽車(chē)電子儀器儀表醫(yī)療設(shè)備航空航天消費(fèi)電子通信工程寬帶、無(wú)線(xiàn)高速運(yùn)算，信息處理多媒體技術(shù),傳統(tǒng)設(shè)計(jì)方法：自下而上（Bottom-up)的設(shè)計(jì)方法，是以固定功能元件為基礎(chǔ)，基于電路板的設(shè)計(jì)方法。,固定功能元件,電路板設(shè)計(jì),完整系統(tǒng)構(gòu)成,系統(tǒng)調(diào)試、測(cè)試與性能分析,系統(tǒng)功能需求,輸入,輸出,4、EDA設(shè)計(jì)思想,1.設(shè)計(jì)依賴(lài)于設(shè)計(jì)師的經(jīng)驗(yàn)。2.設(shè)計(jì)依賴(lài)于現(xiàn)有的通用元器件。3.設(shè)計(jì)后期的仿真不易實(shí)現(xiàn)和調(diào)試復(fù)雜。4.自下而上設(shè)計(jì)思想的局限。5.設(shè)計(jì)實(shí)現(xiàn)周期長(zhǎng)，靈活性差，耗時(shí)耗力，效率低下。,傳統(tǒng)設(shè)計(jì)方法的缺點(diǎn)：,EDA設(shè)計(jì)方法：自上而下（Top-Down)的設(shè)計(jì)方法。其方案驗(yàn)證與設(shè)計(jì)、系統(tǒng)邏輯綜合、布局布線(xiàn)、性能仿真、器件編程等均由EDA工具一體化完成。,設(shè)計(jì)思想不同：自上而下（Top-Down)的設(shè)計(jì)方法。自上而下是指將數(shù)字系統(tǒng)的整體逐步分解為各個(gè)子系統(tǒng)和模塊，若子系統(tǒng)規(guī)模較大，則還需將子系統(tǒng)進(jìn)一步分解為更小的子系統(tǒng)和?？?，層層分解，直至整個(gè)系統(tǒng)中各個(gè)子系統(tǒng)關(guān)系合理，并便于邏輯電路級(jí)的設(shè)計(jì)和實(shí)現(xiàn)為止。自上而下設(shè)計(jì)中可逐層描述，逐層仿真，保證滿(mǎn)足系統(tǒng)指標(biāo)。,系統(tǒng)規(guī)格設(shè)計(jì),功能級(jí)描述,功能級(jí)仿真,邏輯綜合、優(yōu)化、布局布線(xiàn),定時(shí)仿真、定時(shí)檢查,輸出門(mén)級(jí)網(wǎng)表,ASIC芯片投片、PLD器件編程、測(cè)試,ASIC:ApplicationSpecificIntegratedCircuits,PLD:ProgrammableLogicDevices,傳統(tǒng)方法與EDA方法比較：,傳統(tǒng)方法1.從下至上2.通用的邏輯元、器件3.系統(tǒng)硬件設(shè)計(jì)的后期進(jìn)行仿真和調(diào)試4.主要設(shè)計(jì)文件是電原理圖,EDA方法1.自上至下2.可編程邏輯器件3.系統(tǒng)設(shè)計(jì)的早期進(jìn)行仿真和修改4.多種設(shè)計(jì)文件，發(fā)展趨勢(shì)以HDL描述文件為主5.降低硬件電路設(shè)計(jì)難度,EDA技術(shù)極大地降低硬件電路設(shè)計(jì)難度，提高設(shè)計(jì)效率，是電子系統(tǒng)設(shè)計(jì)方法的質(zhì)的飛躍。,5、EDA常用軟件,電路設(shè)計(jì)與仿真工具：SPICE/PSPICE；multiSIM7（EWB）；Matlab；SystemViewPCB設(shè)計(jì)軟件：Protel(AltiumDXP)、OrCAD、Viewlogic、PowerPCB、CadencePSDIC設(shè)計(jì)軟件：設(shè)計(jì)輸入工具Cadence的composer，viewlogic的viewdraw設(shè)計(jì)仿真工具M(jìn)odelSim綜合工具Synopsys的DesignCompile布局和布線(xiàn)物理驗(yàn)證工具PLD設(shè)計(jì)工具：其它EDA軟件,按照主要功能與應(yīng)用場(chǎng)合分類(lèi)：,PLD設(shè)計(jì)工具：,代表性的PLD廠家：Altera公司工具：MAX+plusII和QuartusII，Xilinx公司工具：早期的Foundation和目前的ISE。Lattice公司工具：ispDesignEXPERT。,二、FPGA器件原理,1可編程邏輯器件的發(fā)展歷程,70年代,80年代,90年代,PROM和PLA器件,改進(jìn)的PLA器件,GAL器件,FPGA器件,EPLD器件,CPLD器件,內(nèi)嵌復(fù)雜功能模塊的SoPC,可編程邏輯器件分類(lèi)：可按編程技術(shù)、集成度、邏輯單元結(jié)構(gòu)以及陣列編程的不同分別進(jìn)行分類(lèi)。按編程技術(shù)分類(lèi)：以實(shí)現(xiàn)PLD器件編程信息轉(zhuǎn)換的物理技術(shù)不同進(jìn)行分類(lèi)，有一次性編程O(píng)TP（OneTimeProgrammable）和多次編程兩類(lèi)。OTP器件只允許對(duì)FPGA進(jìn)行一次編程，編程之后不能再次修改。多次編程器件允許對(duì)FPGA多次編程，使用方便，容易修改設(shè)計(jì)方案。按邏輯單元結(jié)構(gòu)分類(lèi)：分為查找表型、多路選擇器型和乘積項(xiàng)型結(jié)構(gòu)。查找表型邏輯單元一般有4輸入端，可產(chǎn)生任何4輸入邏輯函數(shù)，輸出可以是寄存器型或者組合型。查找表型邏輯單元能快速有效地實(shí)現(xiàn)數(shù)據(jù)通道、增強(qiáng)型寄存器、數(shù)學(xué)運(yùn)算及數(shù)字信號(hào)處理器的設(shè)計(jì)。多路選擇器型邏輯單元通過(guò)多路數(shù)據(jù)選擇器實(shí)現(xiàn)各種邏輯函數(shù)。乘積項(xiàng)型邏輯單元由與門(mén)陣列、或門(mén)和觸發(fā)器組成，乘積項(xiàng)型結(jié)構(gòu)適于實(shí)現(xiàn)復(fù)雜組合邏輯、狀態(tài)機(jī)設(shè)計(jì)等。,2可編程邏輯器件的分類(lèi),按集成度(PLD)分類(lèi),PLD是一種由用戶(hù)根據(jù)需要而自行構(gòu)造邏輯功能的數(shù)字集成電路。目前主要有兩大類(lèi)型即：CPLD（ComplexPLD）FPGA(FieldProgrammableGateArray)。,PROM（ProgrammableReadOnlyMemory）工作原理：1970年，出現(xiàn)了第一個(gè)最簡(jiǎn)單的可編程邏輯器件PROM，最初PROM只是作為計(jì)算機(jī)存儲(chǔ)器使用，用來(lái)存儲(chǔ)程序和數(shù)據(jù)。由于PROM是與或陣列形式，因此也能夠方便地實(shí)現(xiàn)多輸入多輸出組合函數(shù)。,右圖給出一個(gè)與陣列固定、或陣列可編程的PROM示意圖，只說(shuō)明PROM的工作原理，不代表PROM的實(shí)際電路。圖中與陣列是一個(gè)全譯碼的固定陣列，輸入3個(gè)變量，輸出為2n個(gè)最小項(xiàng)?；蜿嚵杏捎脩?hù)編程，可以實(shí)現(xiàn)3輸出的函數(shù)。每一個(gè)輸出可根據(jù)需要任意選擇一些最小項(xiàng)相或，在輸出端產(chǎn)生若干個(gè)最小項(xiàng)之和的組合函數(shù)。,PLA（ProgrammableLogicArray）工作原理：PROM的進(jìn)一步演化產(chǎn)生了與/或陣列均可編程的可編程陣列邏輯PLA，1975年P(guān)LA首次投入使用。PLA與PROM相比，提高了芯片利用率，縮小了系統(tǒng)體積。由于信號(hào)通過(guò)可編程連線(xiàn)所需時(shí)間比PROM固定與陣列要長(zhǎng)，因此器件工作速度不夠高。目前，PLA已不常使用。,PLA結(jié)構(gòu)如圖所示，與/或陣列均可編程。與陣列可編程：采用部分譯碼方式，通過(guò)編程使其產(chǎn)生所需要的乘積項(xiàng)，乘積項(xiàng)不一定是全部n個(gè)輸入的組合?；蜿嚵锌删幊蹋哼x擇所需的乘積項(xiàng)相或，在輸出端產(chǎn)生乘積項(xiàng)之和的函數(shù)。,PAL（ProgrammableArrayLogic）工作原理：20世紀(jì)70年代末期，出現(xiàn)了與陣列可編程，或陣列固定的PAL器件，這種結(jié)構(gòu)不僅能實(shí)現(xiàn)多數(shù)邏輯功能，而且比PLA速度快。GAL（GenericArrayLogic）工作原理：1985年，Lattice公司設(shè)計(jì)的通用陣列邏輯GAL器件以及隨后出現(xiàn)的可擦除可編程邏輯器件EPLD（ErasableProgrammableLogicDevice）等都具有與PAL相似的結(jié)構(gòu)。,PAL結(jié)構(gòu)：與陣列可編程或陣列固定,CPLD（ComplexProgrammableLogicDevice）工作原理：1984年，Altear公司發(fā)明了基于CMOS和EPROM技術(shù)組合的CPLD。,CPLD總體結(jié)構(gòu)：由簡(jiǎn)單可編程邏輯單元塊（SPLD塊）、公共可編程互連矩陣構(gòu)成，互連矩陣實(shí)現(xiàn)各邏輯單元塊之間的連接?；ミB矩陣中的可編程開(kāi)關(guān)可以是EPROM、E2PROM、FlashROM或SRAM，這取決于選擇的CPLD制造商和器件系列。,FPGA框架結(jié)構(gòu)由三部分組成：可編程輸入/輸出模塊I/OB(I/OBlock)可配置邏輯模塊CLB(ConfigurableLogicBlock)可編程內(nèi)部連線(xiàn)PI(ProgrammableInterconnect),I/OB：位于芯片內(nèi)部四周，主要由邏輯門(mén)、觸發(fā)器和控制單元組成。在內(nèi)部邏輯陣列與外部芯片封裝引腳之間提供一個(gè)可編程接口。CLB：是FPGA的核心陣列，用于構(gòu)造用戶(hù)指定的邏輯功能，不同生產(chǎn)廠商的FPGA器件其不同之處主要在核心陣列。每個(gè)CLB主要由查找表LUT（LookUpTable）、觸發(fā)器、數(shù)據(jù)選擇器和控制單元組成。PI：位于CLB之間，用于傳遞信息。編程后形成連線(xiàn)網(wǎng)絡(luò)，提供CLB之間、CLB與I/OB之間的連線(xiàn)。,FPGA基于SRAM工藝,3、ASIC與FPGA,CPLD之間的關(guān)系：,專(zhuān)用集成電路ASIC（ApplicationSpecificIntegratedCircuit），相對(duì)于標(biāo)準(zhǔn)集成電路或通用集成電路而言，是一種為用戶(hù)專(zhuān)門(mén)設(shè)計(jì)和制造的專(zhuān)用集成電路，有全定制、門(mén)陣列和標(biāo)準(zhǔn)單元ASIC之分。相對(duì)于可編程器件來(lái)說(shuō)ASIC成本低，但通用性差，一般不具有現(xiàn)場(chǎng)或在線(xiàn)編程能力；開(kāi)發(fā)ASIC是通過(guò)FPGA/CPLD來(lái)進(jìn)行初期的設(shè)計(jì)和驗(yàn)證。FPGA/CPLD具有高度的靈活性，支出在線(xiàn)編程和現(xiàn)場(chǎng)可編程能力，在無(wú)需更改整體硬件電路結(jié)構(gòu)的情況下就可以修改電路系統(tǒng)；一旦產(chǎn)品設(shè)計(jì)成熟，硬件測(cè)試成功，即可流片量產(chǎn)，成為ASIC。,4、FPGA器件選擇,FPGA器件種類(lèi)多，選擇一款性?xún)r(jià)比合理的FPGA芯片，涉及多個(gè)方面。由于FPGA器件發(fā)展日新月異，更多更新的器件應(yīng)查閱各公司提供的器件數(shù)據(jù)手冊(cè)。設(shè)計(jì)系統(tǒng)的要求決定FPGA的選用：系統(tǒng)將根據(jù)設(shè)計(jì)方案對(duì)器件提出如下基本要求：器件容量、工作速度、工作電壓、引腳數(shù)量、編程方式以及器件成本等。有些系統(tǒng)還會(huì)提出一些特殊的要求，如希望FPGA器件內(nèi)部含有存儲(chǔ)器塊、DSP塊、鎖相環(huán)等。以Altear公司常用FPGA器件性能為例：該公司提供的FPGA有適用于低成本、大批量設(shè)計(jì)的ACEX1K、Cyclone等系列產(chǎn)品；也有適用于高端設(shè)計(jì)的APEX20K、Stratix等系列產(chǎn)品。這些器件的邏輯結(jié)構(gòu)、配置方式、資源等方面有所不同。,Altear公司主要PLD器件性能對(duì)照,5、FPGA器件編程,FPGA器件的編程或稱(chēng)配置：指的是通過(guò)一根編程電纜將計(jì)算機(jī)與FPGA器件連接在一起，再執(zhí)行FPGA開(kāi)發(fā)工具提供的器件編程命令，將編程數(shù)據(jù)文件下載到FPGA器件的過(guò)程。每個(gè)FPGA廠商都有自己特定的術(shù)語(yǔ)、技術(shù)和協(xié)議，F(xiàn)PGA編程細(xì)節(jié)不完全一樣。以Altera公司的FPGA器件編程為例：根據(jù)編程電纜與計(jì)算機(jī)連接方式的不同分為串行、并行、USB、主動(dòng)、被動(dòng)等配置模式。串行配置模式用1條數(shù)據(jù)線(xiàn)，并行配置模式用8條數(shù)據(jù)線(xiàn)；主動(dòng)模式由器件引導(dǎo)配置過(guò)程，被動(dòng)模式由計(jì)算機(jī)或其它控制器控制配置過(guò)程。FPGA器件配置方式控制字設(shè)置器件編程方式有以下6種：（1）AS（ActiveSerial）方式（主動(dòng)串行方式）（2）PS（PassiveSerial）方式（被動(dòng)串行方式）（3）PPS（Passiveparallelsynchronous）方式（被動(dòng)并行同步方式）（4）PPA（Passiveparallelasynchronous）方式（被動(dòng)并行異步方式）（5）JTAG（JointTestActionGroup）方式（6）USB方式,Altera提供常用的編程連接電纜有4種：（1）ByteBlaster配置電纜（2）ByteBlasterMV配置電纜（3）MasterBlaster/USB配置電纜（4）BitBlaster配置電纜串口連接時(shí)編程電纜選擇：可以選擇BitBlaster或MasterBlaster配置電纜；并口連接時(shí)編程電纜選擇：可以選擇ByteBlaster或ByteBlasterMV配置電纜；USB連接時(shí)編程電纜選擇：選擇MasterBlaster配置電纜。,Altera的FPGA芯片常用配置引腳及其功能說(shuō)明,Altera的FPGA芯片常用配置文件及其說(shuō)明,ByteBlasterMV配置：下載電纜通過(guò)PC機(jī)并口將編程數(shù)據(jù)配置到FPGA中，與PC機(jī)并口相連的是25針插頭，與PCB板相連的是10針插頭。提供PS方式和JTAG方式兩種下載方式，PS方式用于Cyclone、APEX、APEX20K、ACEXlK、Mercury、Excalibur、FLEXl0K、FLEX8000和FLEX6000等器件的配置；JTAG方式用于編程或配置含有JTAG接口的芯片。,ByteBlasterMV配置,25針插頭連接，在PS方式下和在JTAG方式下的引腳信號(hào)名稱(chēng)不同。,10針插頭連接，對(duì)應(yīng)PS方式和JTAG方式的引腳信號(hào)名稱(chēng)有所不同。,ByteBlasterMV下載電纜中的數(shù)據(jù)轉(zhuǎn)換電路：圖中標(biāo)示（1）串聯(lián)電阻的阻值均為100，標(biāo)示（2）上拉電阻的阻值均為2.2k。,被動(dòng)串行PS配置方式：配置數(shù)據(jù)通過(guò)下載電纜串行地送到PLD器件，配置數(shù)據(jù)的同步時(shí)鐘由數(shù)據(jù)源提供。PS方式下可以對(duì)單個(gè)或多個(gè)FPGA器件進(jìn)行配置。這里選擇FLEX10K器件的連接為例，單個(gè)FPGA器件與下載電纜的連接如圖所示，器件配置文件為SRAM目標(biāo)文件（.sof），該文件是QuartusII編譯時(shí)自動(dòng)產(chǎn)生的，如果DATA0引腳在用戶(hù)狀態(tài)中被占用，在配置過(guò)程中該引腳應(yīng)與用戶(hù)電路隔離。,JTAG配置方式：通過(guò)ByteBlasterMV電纜以及JTAG信號(hào)TCK、TMS、TDI和TDO完成FPGA器件配置。JTAG方式下單個(gè)FLEX10K器件與下載電纜的連接如圖所示，所有其它I/O引腳在配置過(guò)程中均為三態(tài)。其他FPGA器件的JTAG連接基本相同。,MasterBlaster/USB配置,MasterBlasterUSB配置：配置電纜通過(guò)PC機(jī)RS-232串口或USB接口將編程數(shù)據(jù)配置到目標(biāo)器件中。MasterBlaster電纜提供PS和JTAG兩種下載方式。MasterBlaster電纜的一端與計(jì)算機(jī)串口或USB接口相連，另一端與電路板的標(biāo)準(zhǔn)10針插座相連。編程數(shù)據(jù)從串口或USB口通過(guò)電纜下載到電路板上的FPGA中。SignalTap宏功能：利用MasterBlaster配置電纜不僅可以將設(shè)計(jì)項(xiàng)目的編程數(shù)據(jù)下載到目標(biāo)器件中，而且還可通過(guò)SignalTap宏功能對(duì)特定器件進(jìn)行在線(xiàn)調(diào)試。SignalTap宏功能是一種嵌入式邏輯分析儀，